技術編號：11959111
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及用于提供具有有效的噪聲恢復的時鐘數(shù)據(jù)恢復(CDR)鎖相回路(PLL)的快速和可靠的行為模擬的系統(tǒng)和方法。具體地，本發(fā)明可以被用于模擬在可編程集成電路器件(例如，現(xiàn)場可編程門陣列(FPGA)或便于PLD編程的其他類型的可編程邏輯器件(PLD))上實現(xiàn)的CDRPLL。背景技術從本質(zhì)上講，鎖相回路(PLL)是基于壓控振蕩器(VCO)的輸入信號和輸出信號之間的相位差操作的閉合回路頻率控制部件。PLL電路可以被用于生成輸出時鐘信號，輸出時鐘信號的相位與輸入?yún)⒖紩r鐘信號的相位相關。更先進的PLL(...
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該類技術注重原理思路，無完整電路圖，適合研究學習。