一種優(yōu)先權(quán)判斷電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路技術(shù)領(lǐng)域，涉及一種優(yōu)先權(quán)判斷電路。
【背景技術(shù)】
[0002]優(yōu)先權(quán)判斷電路目前在各個領(lǐng)域都有著廣泛的運用。在實際的生產(chǎn)生活中，經(jīng)常會遇到多個用戶同時對某使用權(quán)進(jìn)行請求，如何對各個用戶提出請求的先后順序進(jìn)行判斷是至關(guān)重要的問題。目前相關(guān)的設(shè)計架構(gòu)和算法有很多，但在數(shù)字集成電路層面的設(shè)計還很少。更重要的是，當(dāng)前這種優(yōu)先權(quán)判斷電路大都是通過組合邏輯電路來實現(xiàn)的，當(dāng)待判斷對象的數(shù)量很大時，采用組合邏輯電路實現(xiàn)的電路規(guī)模會非常大，功耗較高。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點，提供了一種優(yōu)先權(quán)判斷電路，該電路的規(guī)模較小，并且功耗低。
[0004]為達(dá)到上述目的，本發(fā)明所述的優(yōu)先權(quán)判斷電路包括控制器、數(shù)據(jù)移位輸入端、計數(shù)器、以及若干條時序邏輯電路；
[0005]各條時序邏輯電路均包括數(shù)據(jù)輸入端、選通控制信號輸入端、與門電路、與非門電路、非門電路及觸發(fā)器，數(shù)據(jù)輸入端及選通控制信號輸入端分別與門電路的輸入端相連接，與門電路的輸出端與與非門電路上的第一個輸入端相連接，與非門電路的輸出端和非門電路的輸入端相連接，非門電路的輸出端與觸發(fā)器上的第一個輸入端相連接，第一條時序邏輯電路中觸發(fā)器的第二個輸入端與數(shù)據(jù)移位輸入端相連接，最后一條時序邏輯電路中觸發(fā)器的輸出端與計數(shù)器的輸入端及第一條時序邏輯電路中與非門電路的第二個輸入端相連接，前一個時序邏輯電路中觸發(fā)器的輸出端與后一個時序邏輯電路中觸發(fā)器的上的第二個輸入端及與非門電路上的第二個輸入端相連接；
[0006]控制器的時鐘信號輸出端與各條時序邏輯電路中觸發(fā)器的時鐘信號入口及計數(shù)器的時鐘信號入口相連接，計數(shù)器的輸出端與控制器相連接。
[0007]所述時序邏輯電路的數(shù)目為大于等于2。
[0008]所觸發(fā)器為D觸發(fā)器。
[0009 ] 控制器輸出的工作時鐘為I OOMHz。
[0010]所述時序邏輯電路的數(shù)目為8條。
[0011]8路選通控制信號輸入端輸入高電平，8個觸發(fā)器中的S引腳輸入低電平，8路數(shù)據(jù)輸入端輸入數(shù)據(jù)，一個時鐘以后，令計數(shù)器中的RESET = O,觸發(fā)器中的S引腳輸入高電平，則計數(shù)器對8個數(shù)據(jù)輸入端中輸入為“I”的數(shù)目進(jìn)行計數(shù)，判斷將進(jìn)行競爭的端口數(shù)目，確定執(zhí)行周期。
[0012]本發(fā)明具有以下有益效果:
[0013]本發(fā)明所述的優(yōu)先權(quán)判斷電路中各觸發(fā)器通過或非門收尾相連通，該電路中其中一條時序邏輯電路輸入為“I”時，整個電路即可鎖存“I”，之后輸入的“I”均為無效，計數(shù)器記錄對應(yīng)的數(shù)目，控制器根據(jù)計數(shù)器記錄的數(shù)目即可判斷出優(yōu)先輸入“I”的端口，電路的規(guī)模較小，實用性極強(qiáng)，功耗降低。
【附圖說明】
[0014]圖1為本發(fā)明的電路圖。
[0015]其中，I為與門電路、2為與非門電路、3為非門電路、4為觸發(fā)器、5為計數(shù)器、6為數(shù)據(jù)輸入端、7為選通控制信號輸入端。
【具體實施方式】
[0016]下面結(jié)合附圖對本發(fā)明做進(jìn)一步詳細(xì)描述:
[0017]參考圖1，本發(fā)明所述的優(yōu)先權(quán)判斷電路包括控制器、數(shù)據(jù)移位輸入端、計數(shù)器5、以及若干條時序邏輯電路;各條時序邏輯電路均包括數(shù)據(jù)輸入端6、選通控制信號輸入端7、與門電路1、與非門電路2、非門電路3及觸發(fā)器4，數(shù)據(jù)輸入端6及選通控制信號輸入端7分別與門電路I的輸入端相連接，與門電路I的輸出端與與非門電路2上的第一個輸入端相連接，與非門電路2的輸出端和非門電路3的輸入端相連接，非門電路3的輸出端與觸發(fā)器4上的第一個輸入端相連接，第一條時序邏輯電路中觸發(fā)器4的第二個輸入端與數(shù)據(jù)移位輸入端相連接，最后一條時序邏輯電路中觸發(fā)器4的輸出端與計數(shù)器5的輸入端及第一條時序邏輯電路中與非門電路2的第二個輸入端相連接，前一個時序邏輯電路中觸發(fā)器4的輸出端與后一個時序邏輯電路中觸發(fā)器4的上的第二個輸入端及與非門電路2上的第二個輸入端相連接；控制器的時鐘信號輸出端與各條時序邏輯電路中觸發(fā)器4的時鐘信號入口及計數(shù)器5的時鐘信號入口相連接，計數(shù)器5的輸出端與控制器相連接。
[0018]需要說明的是，所述時序邏輯電路的數(shù)目為大于等于2，觸發(fā)器4為D觸發(fā)器?？刂破鬏敵龅墓ぷ鲿r鐘為10MHz，時序邏輯電路的數(shù)目為8條。
[0019]工作時，8路選通控制信號輸入端7輸入高電平，8個觸發(fā)器4中的S引腳輸入低電平，8路數(shù)據(jù)輸入端6輸入數(shù)據(jù)，一個時鐘以后，令計數(shù)器5中的RESET = O，觸發(fā)器4中的S引腳輸入高電平，則計數(shù)器5對8個數(shù)據(jù)輸入端6中輸入為“I”的數(shù)目進(jìn)行計數(shù)，判斷將進(jìn)行競爭的端口數(shù)目，確定執(zhí)行周期。
[0020]本發(fā)明的具體工作過程為:
[0021 ] I)給觸發(fā)器4的S引腳接高電平，則所有觸發(fā)器4鎖存它的Dl端數(shù)據(jù)，使DATA_SHIFT=O，通過串行輸入使8個觸發(fā)器4均鎖存“O”，進(jìn)而使觸發(fā)器4復(fù)位，令計數(shù)器5的RESET = I，使計數(shù)器5進(jìn)行高電平復(fù)位；
[0022]2)令選通控制信號輸入端7SELECT_1."SELECT_8為“1”，S = 0，數(shù)據(jù)輸入端6DATA_I……DATA_8輸入數(shù)據(jù)，一個時鐘以后，令計數(shù)器5RESET = O，S = I，則計數(shù)器5會對8個輸入中為“I”的數(shù)目進(jìn)行計數(shù)，判斷即將進(jìn)行競爭(會發(fā)送“I”的數(shù)據(jù)輸入端6)的端口數(shù)目，確定電路執(zhí)行的周期，避免了電路盲目無效的執(zhí)行，同時，計數(shù)器5記錄的數(shù)目實際上實現(xiàn)了一個投票電路的功能；
[0023]3)判斷8路數(shù)據(jù)輸入信號中首先發(fā)送信號“I”的輸入端位置，令S = 0，計數(shù)器5中RESET = O,選通控制信號輸入端7SELECT_1……SELCET_8均為“I”，即對8路選通控制信號都選通，數(shù)據(jù)輸入端6DATA_1……DATA_8由外部發(fā)送數(shù)據(jù)進(jìn)入，設(shè)輸入數(shù)據(jù)分別為“O，O，I，O，0，0，0，0”，則數(shù)據(jù)經(jīng)過觸發(fā)器4前的邏輯門鎖存至觸發(fā)器4中，數(shù)據(jù)通過觸發(fā)器4鏈傳送到計數(shù)器5使能端，此時DATA_3 = I，則計數(shù)器5的使能端(ENABLE)會在5個時鐘周期內(nèi)為“O”，此時計數(shù)器5會進(jìn)行計數(shù)，直到觸發(fā)器4鏈末端輸出“I”，則計數(shù)器5最高會記到“5”，由此外部電路可以判斷發(fā)出申請的(輸入為T )的信號為DATA_3 (8-5 = 3)，繼續(xù)經(jīng)過3個時鐘周期，所有觸發(fā)器4均鎖存“I”，無論外部輸入DATA_1……DATA_8是否為“I”，本電路均視為無效，因為此時所有觸發(fā)器4均鎖存“I” ；
[0024]4)重復(fù)執(zhí)行上述I?3步驟，如果控制器不選擇已經(jīng)判斷出優(yōu)先權(quán)的輸入端口，則令對應(yīng)的SELECT = O。如上述輸入DATA_3為最先發(fā)送“I”信號的端口，則令SELECT_3 = 0，則本次電路工作中DATA_3的輸入無效，其余7路輸入可以進(jìn)行優(yōu)先權(quán)判斷；
[0025]5)電路執(zhí)行特定次數(shù)后，控制器停止對該電路提供時鐘(CLK)，則本時序邏輯電路停止工作，避免電路無效的工作。
[0026]本電路結(jié)構(gòu)使用邏輯門數(shù)較少，實現(xiàn)了多種功能，尤其是當(dāng)輸入數(shù)據(jù)較大時，相比組合邏輯大大縮減了規(guī)模。另外能夠?qū)崿F(xiàn)投票電路功能，并且能避免時序電路盲目無效的工作，這都有非常積極的意義。
【主權(quán)項】
1.一種優(yōu)先權(quán)判斷電路，其特征在于，包括控制器、數(shù)據(jù)移位輸入端、計數(shù)器(5)、以及若干條時序邏輯電路； 各條時序邏輯電路均包括數(shù)據(jù)輸入端(6)、選通控制信號輸入端(7)、與門電路(I)、與非門電路(2)、非門電路(3)及觸發(fā)器(4)，數(shù)據(jù)輸入端(6)及選通控制信號輸入端(7)分別與門電路(I)的輸入端相連接，與門電路(I)的輸出端與與非門電路(2)上的第一個輸入端相連接，與非門電路(2)的輸出端和非門電路(3)的輸入端相連接，非門電路(3)的輸出端與觸發(fā)器(4)上的第一個輸入端相連接，第一條時序邏輯電路中觸發(fā)器(4)的第二個輸入端與數(shù)據(jù)移位輸入端相連接，最后一條時序邏輯電路中觸發(fā)器(4)的輸出端與計數(shù)器(5)的輸入端及第一條時序邏輯電路中與非門電路(2)的第二個輸入端相連接，前一個時序邏輯電路中觸發(fā)器(4)的輸出端與后一個時序邏輯電路中觸發(fā)器(4)的上的第二個輸入端及與非門電路(2)上的第二個輸入端相連接； 控制器的時鐘信號輸出端與各條時序邏輯電路中觸發(fā)器(4)的時鐘信號入口及計數(shù)器(5)的時鐘信號入口相連接，計數(shù)器(5)的輸出端與控制器相連接。2.根據(jù)權(quán)利要求1所述的優(yōu)先權(quán)判斷電路，其特征在于，所述時序邏輯電路的數(shù)目為大于等于2。3.根據(jù)權(quán)利要求1所述的優(yōu)先權(quán)判斷電路，其特征在于，所觸發(fā)器(4)為D觸發(fā)器。4.根據(jù)權(quán)利要求1所述的優(yōu)先權(quán)判斷電路，其特征在于，控制器輸出的工作時鐘為10MHz ο5.根據(jù)權(quán)利要求2所述的優(yōu)先權(quán)判斷電路，其特征在于，所述時序邏輯電路的數(shù)目為8條。6.根據(jù)權(quán)利要求5所述的優(yōu)先權(quán)判斷電路，其特征在于，8路選通控制信號輸入端(7)輸入高電平，8個觸發(fā)器(4)中的S引腳輸入低電平，8路數(shù)據(jù)輸入端(6)輸入數(shù)據(jù)，一個時鐘以后，令計數(shù)器(5)中的RESET = O,觸發(fā)器(4)中的S引腳輸入高電平，則計數(shù)器(5)對8個數(shù)據(jù)輸入端(6)中輸入為“I”的數(shù)目進(jìn)行計數(shù)，判斷將進(jìn)行競爭的端口數(shù)目，確定執(zhí)行周期。
【專利摘要】本發(fā)明公開了一種優(yōu)先權(quán)判斷電路，包括控制器、數(shù)據(jù)移位輸入端、計數(shù)器、以及若干條時序邏輯電路；各條時序邏輯電路均包括數(shù)據(jù)輸入端、選通控制信號輸入端、與門電路、與非門電路、非門電路及觸發(fā)器。本發(fā)明的規(guī)模較小，并且功耗低。
【IPC分類】H03K19/0175
【公開號】CN105656472
【申請?zhí)枴?br>【發(fā)明人】常文治, 王金磊, 畢建剛, 顧郁煒, 閔瑞清, 楊寧, 是艷杰, 張國和, 雷紹充
【申請人】中國電力科學(xué)研究院, 西安交通大學(xué), 國網(wǎng)天津市電力公司
【公開日】2016年6月8日
【申請日】2015年12月30日