專利名稱：電磁感應(yīng)加熱控制器專用soc芯片的制作方法
技術(shù)領(lǐng)域：
電磁感應(yīng)加熱控制器專用SOC芯片技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及電磁感應(yīng)加熱控制器，特別是一種電磁感應(yīng)加熱控制器專用SOC (System On Chip)芯片。
背景技術(shù)：
[0002]由于電磁感應(yīng)加熱(Induction heating)效率高,能耗低,技術(shù)成熟，當(dāng)前采用電 磁感應(yīng)加熱烹調(diào)(Induction heating type cooking apparatus)應(yīng)用日益增多，例如電磁 灶、IH電飯煲以及變頻微波爐等。另外在金屬表面熱處理、注塑機(jī)加熱等工業(yè)方面也廣泛 地在采用電磁感應(yīng)加熱。[0003]電磁感應(yīng)加熱控制器涉及功率控制、溫度檢測(cè)、浪涌檢測(cè)、反沖高壓檢測(cè)等電路以 及相應(yīng)的保護(hù)電路，傳統(tǒng)方法是利用通用微處理器來(lái)設(shè)計(jì)，設(shè)計(jì)周期長(zhǎng)、成本高，同時(shí)，電路 復(fù)雜，導(dǎo)致生產(chǎn)及維修成本高，穩(wěn)定性較差。[0004]隨著電磁感應(yīng)加熱裝置的發(fā)展，需要采樣和控制的參數(shù)越來(lái)越多，人機(jī)交互信息 也在不斷增多。發(fā)明內(nèi)容[0005]本實(shí)用新型的目的是提供一種電磁感應(yīng)加熱控制器專用SOC芯片，該專用SOC芯 片不但能夠簡(jiǎn)化電磁感應(yīng)加熱控制器的電路，降低電磁感應(yīng)加熱控制器的設(shè)計(jì)成本和生產(chǎn) 成本，方便產(chǎn)品維修，提高產(chǎn)品的性能，而且具有更多的模擬信號(hào)采樣端和I/o端，能夠適 用于更多的應(yīng)用場(chǎng)合。[0006]本發(fā)明采用的技術(shù)方案如下一種電磁感應(yīng)加熱控制器專用SOC芯片，包括CPU和 功能元件，該SOC芯片為20引腳芯片，其中，通信接口占用兩個(gè)引腳，同步信號(hào)檢測(cè)端占用 兩個(gè)引腳，八個(gè)模擬信號(hào)采樣端占用八個(gè)引腳，其余八個(gè)引腳分別為浪涌電壓檢測(cè)端、與內(nèi) 部CPU直接連接的通用I/O端、驅(qū)動(dòng)輸出端、地端、電源輸入端、浪涌電流檢測(cè)端、內(nèi)部運(yùn)算 放大器的輸出端和負(fù)載反沖高壓檢測(cè)端，用于模擬信號(hào)采樣的所述八個(gè)引腳中有一個(gè)與所 述內(nèi)部運(yùn)算放大器連接、并且有復(fù)數(shù)個(gè)被復(fù)用為內(nèi)部CPU的I/O端[0007]優(yōu)選地，所述功能元件包括ADC、多路開(kāi)關(guān)、通信接口、一個(gè)OC門、一個(gè)與門、可編 程脈沖發(fā)生器、運(yùn)算放大器、計(jì)數(shù)器、狀態(tài)寄存器、一個(gè)或非門、一個(gè)鎖存器和第一 第四比 較器；所述ADC、通信接口、可編程脈沖發(fā)生器、計(jì)數(shù)器和狀態(tài)寄存器掛接在CPU總線上；七 個(gè)模擬信號(hào)采樣端通過(guò)所述多路開(kāi)關(guān)與所述ADC的輸入端連接，另一個(gè)模擬信號(hào)采樣端依 次通過(guò)所述運(yùn)算放大器、所述多路開(kāi)關(guān)與所述ADC的輸入端連接；所述驅(qū)動(dòng)輸出端與所述 OC門的漏極連接，OC門的源極接地、控制極接所述與門的輸出端，與門的三個(gè)輸入端分別 接所述鎖存器、可編程脈沖發(fā)生器和CPU的輸出端；所述同步信號(hào)檢測(cè)端、負(fù)載反沖高壓檢 測(cè)端、浪涌電壓檢測(cè)端和浪涌電流檢測(cè)端分別與所述第一 第四比較器連接，其中，第一和 第二比較器的輸出端分別接可編程脈沖發(fā)生器的啟動(dòng)端和脈寬調(diào)節(jié)端，第一和第二比較器 的輸出端還與所述計(jì)數(shù)器連接，第三和第四比較器的輸出端通過(guò)所述或非門接所述鎖存器的觸發(fā)端，第一 第四比較器和鎖存器的輸出端另接至所述狀態(tài)寄存器，鎖存器的復(fù)位端 接 CPU。[0008]優(yōu)選地，所述功能元件還包括一個(gè)20 60KHz信號(hào)發(fā)生器和第一雙路開(kāi)關(guān)，所述 20 60KHz信號(hào)發(fā)生器和第一比較器的輸出端分別通過(guò)第一雙路開(kāi)關(guān)的兩路接可編程脈 沖發(fā)生器的啟動(dòng)端。[0009]優(yōu)選地，所述功能元件還包括一個(gè)具有可拆分和自填功能的標(biāo)準(zhǔn)定時(shí)器，所述定 時(shí)器與CPU連接。[0010]優(yōu)選地，SOC芯片內(nèi)還集成有看門狗電路，所述看門狗電路與CPU連接，并采用獨(dú)立振蕩器。[0011 ] 優(yōu)選地，所述功能元件還包括FLASH-ROM、SRAM和EEROM。[0012]優(yōu)選地，SOC芯片內(nèi)還集成有電源電路，所述電源電路與SOC芯片的電源輸入端和 地端連接，向SOC芯片內(nèi)的電路提供VDD和1/2VDD兩種工作電壓。[0013]優(yōu)選地，第二和第三比較器的參考電壓為1/2VDD，接于其反相端，第四比較器的參 考電壓為0V，接于其同相端，運(yùn)算放大器的同相端接地。[0014]優(yōu)選地，所述通信接口為主從方式可選的標(biāo)準(zhǔn)IIC通信接口。[0015]優(yōu)選地，所述可編程脈沖發(fā)生器包括脈沖寬度寄存器，用于存儲(chǔ)用戶設(shè)定的輸出 脈沖寬度；脈沖逼近預(yù)存器，用于存儲(chǔ)用戶設(shè)定的逼近速度；脈寬減小預(yù)存器，用于存儲(chǔ)用 戶設(shè)定的減小速度；和脈沖寬度緩存器，其內(nèi)的數(shù)值會(huì)按照脈沖逼近預(yù)存器中的逼近速度 向脈沖寬度寄存器內(nèi)的數(shù)值逼近直至相等，并且，其內(nèi)的數(shù)值在所述脈寬調(diào)節(jié)端有控制信 號(hào)期間，會(huì)按照脈寬減小預(yù)存器中的減小速度逐漸減小；當(dāng)所述啟動(dòng)端有觸發(fā)信號(hào)時(shí)，可編 程脈沖發(fā)生器根據(jù)所述脈沖寬度緩存器內(nèi)的數(shù)值輸出一定寬度的單脈沖。[0016]采用本專用SOC芯片，可以大大簡(jiǎn)化電磁感應(yīng)加熱控制器的設(shè)計(jì)，降低電磁感應(yīng) 加熱控制器的成本，同時(shí)還可以大大提高電磁感應(yīng)加熱控制器的品質(zhì)和制造效率。[0017]同時(shí)，由于其具有多達(dá)8個(gè)模擬信號(hào)采樣端和多個(gè)通用I/O (GPIO)端，能夠采樣 更多的模擬量和實(shí)現(xiàn)更多的人機(jī)交互控制，適用范圍更廣。由于其通用I/o端和模擬信號(hào) 采樣端復(fù)用，大大節(jié)約了芯片引腳數(shù)量和減小了芯片的尺寸。


[0018]圖1為一些實(shí)施例電磁感應(yīng)加熱控制器專用SOC芯片的邏輯方框圖；[0019]圖2為一些實(shí)施例中可編程脈沖發(fā)生器的邏輯框圖。
具體實(shí)施方式
[0020]本發(fā)明創(chuàng)造的發(fā)明人利用多年研究電磁感應(yīng)加熱技術(shù)的經(jīng)驗(yàn),設(shè)計(jì)了電磁感應(yīng) 加熱控制器專用的SOC芯片。為使本領(lǐng)域技術(shù)人員更清楚地了解本實(shí)用新型，下面結(jié)合附 圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步說(shuō)明，這些說(shuō)明不用于限制本實(shí)用新型的保護(hù)范圍。[0021]參照?qǐng)D1，本電磁感應(yīng)加熱控制器專用SOC芯片包括CPU I和 功能元件，該專用SOC芯片為20引腳芯片，其中，通信接口占用兩個(gè)引腳 ⑤和@，同步信號(hào)檢測(cè)端占用兩個(gè)引腳 和 ，八個(gè)模擬信號(hào)采樣端占用八個(gè)引腳④ ⑩ ⑩，其余八個(gè)引腳①分別為浪涌電壓檢測(cè)端、與內(nèi)部CPU I直接連接的通用I/O端、驅(qū)動(dòng)輸出端、地端、電源輸入端、浪涌電流檢測(cè)端、內(nèi)部運(yùn)算放大器的輸出端和負(fù)載反沖高壓檢測(cè)端，用于模擬信號(hào)采樣的所述八個(gè)引腳 ⑩中引腳 P與內(nèi)部運(yùn)算放大器15連接，有五個(gè)引腳④⑧⑩⑩ 被復(fù)用為內(nèi)部CPU I的I/O端。[0022]在一些實(shí)施例中，集成在SOC芯片內(nèi)的功能元件包括:ADC (模數(shù)轉(zhuǎn)換器)2，第一多路開(kāi)關(guān)3，第二多路開(kāi)關(guān)3’，F(xiàn)LASH-R0M 5，EEROM 6, SRAM 7，定時(shí)器( Μ) 8，通信接口 9，OC 門10，與門11，可編程脈沖發(fā)生器(？ 6)12，20 601(取信號(hào)發(fā)生器13，第一雙路開(kāi)關(guān)14， 運(yùn)算放大器15，第二雙路開(kāi)關(guān)16，計(jì)數(shù)器17，狀態(tài)寄存器18，或非門19，鎖存器20，第一比較器21，第二比較器22，第三比較器23和第四比較器24。ADC 2、通信接口 9、可編程脈沖發(fā)生器12、計(jì)數(shù)器17、以及狀態(tài)寄存器18均掛接在CPU I總線。七個(gè)模擬信號(hào)采樣端④⑥通過(guò)第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’與ADC 2的輸入端連接，另一個(gè)模擬信號(hào)采樣端 依次通過(guò)運(yùn)算放大器15、多路開(kāi)關(guān)3與ADC 2的輸入端連接；驅(qū)動(dòng)輸出端@與 OC門10的漏極連接，OC門10的源極接地、控制極接與門11的輸出端，與門11的三個(gè)輸入端分別接鎖存器20、可編程脈沖發(fā)生器12和CPUl的輸出端；同步信號(hào)檢測(cè)端⑩和 、負(fù)載反沖高壓檢測(cè)端⑩、浪涌電壓檢測(cè)端Φ和浪涌電流檢測(cè)端 分別與第一比較器21、第二比較器22、第三比較器23和第四比較器24連接，其中，第一比較器21的輸出端接可編程脈沖發(fā)生器12的啟動(dòng)端，第二比較器22的輸出端接可編程脈沖發(fā)生器12的脈寬調(diào)節(jié)端，第一比較器21和第二比較器22的輸出端還與計(jì)數(shù)器17連接，第三比較器23和第四比較器24 的輸出端通過(guò)或非門19接鎖存器20的觸發(fā)端，第一比較器21、第二比較器22、第三比較器 23、第四比較器24和鎖存器20的輸出端另接至狀態(tài)寄存器18，鎖存器20的復(fù)位端接CPU 1。[0023]SOC芯片內(nèi)還集成了看門狗電路(WDT) 4，看門狗電路4選用16位的 Watch-Dog-Timer，帶有獨(dú)立振蕩器，看門狗電路4與CPUl連接，其工作中計(jì)數(shù)值可被CPUl讀取。[0024]SOC芯片內(nèi)還集成了電源電路25，電源電路25與SOC芯片的電源輸入端和地端 ③連接，向SOC芯片內(nèi)的電路提供VDD和1/2VDD兩種工作電壓。[0025]ADC2采用一個(gè)10-bit 4-channel的模數(shù)轉(zhuǎn)換器，它與第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’配合將采樣的電壓、電流、溫度等模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。[0026]FLASH-ROM 5,SRAM 7和EEROM 6可以是獨(dú)立于CPUl的器件，也可以為CPUl內(nèi)置器件。[0027]定時(shí)器8是一個(gè)具有可拆分和自填功能的16位標(biāo)準(zhǔn)定時(shí)器，定時(shí)器8與CPUl連接。[0028]通信接口 9采用主從方式可選的標(biāo)準(zhǔn)IIC通信接口，速率400Kbps、100Kbps、 IOKbps可選，可由CPUl設(shè)置成主機(jī)或從機(jī)方式，用于與人機(jī)界面控制電路連接，同時(shí) FLASH-ROM 5的燒錄(Flash-Programming)和EER0M6的數(shù)據(jù)傳輸也可采用此通信接口 9進(jìn)行。[0029]20 60KHz信號(hào)發(fā)生器13和第一比較器21的輸出端分別通過(guò)第一雙路開(kāi)關(guān)14 的兩路接可編程脈沖發(fā)生器12的啟動(dòng)端，向可編程脈沖發(fā)生器12的啟動(dòng)端提供觸發(fā)信號(hào)，通過(guò)改變第一雙路開(kāi)關(guān)14的狀態(tài)，可以切換可編程脈沖發(fā)生器12啟動(dòng)端觸發(fā)信號(hào)的提供源。2(Γ60ΚΗζ頻率發(fā)生器13可以采用分頻器實(shí)現(xiàn)，將系統(tǒng)時(shí)鐘分頻后得到2(Γ60ΚΗζ信號(hào)。[0030]計(jì)數(shù)器17選用一個(gè)16位計(jì)數(shù)器，計(jì)數(shù)器17通過(guò)第二雙路開(kāi)關(guān)16，可由CPUl控制，分別對(duì)第一比較器21和第二比較器22輸出電平變化進(jìn)行計(jì)數(shù)，同時(shí)CPUl可以對(duì)計(jì)數(shù)器17進(jìn)行讀取和清零操作。[0031 ] 第二比較器22和第三比較器23的參考電壓為1/2VDD，接于其反相端，第四比較器 24的參考電壓為0V，接于其同相端，運(yùn)算放大器15的同相端接地。[0032]參照?qǐng)D2，一些實(shí)施例中，可編程脈沖發(fā)生器12的工作時(shí)鐘接系統(tǒng)時(shí)鐘，該可編程脈沖發(fā)生器12包括脈沖寬度寄存器121、脈沖逼近預(yù)存器122、脈寬減小預(yù)存器123和脈沖寬度緩存器124，脈沖寬度寄存器121用于存儲(chǔ)用戶設(shè)定的輸出脈沖寬度；脈沖逼近預(yù)存器122用于存儲(chǔ)用戶設(shè)定的逼近速度；脈寬減小預(yù)存器123用于存儲(chǔ)用戶設(shè)定的減小速度； 脈沖寬度緩存器124實(shí)際控制可編程脈沖發(fā)生器12輸出的脈沖寬度，當(dāng)可編程脈沖發(fā)生器 12的所述啟動(dòng)端有觸發(fā)信號(hào)時(shí)，可編程脈沖發(fā)生器12根據(jù)脈沖寬度緩存器124內(nèi)的數(shù)值輸出一定寬度的單脈沖，當(dāng)單個(gè)脈沖輸出完成后，可編程脈沖發(fā)生器12輸出將保持低電平狀態(tài)，直到其啟動(dòng)端再次有觸發(fā)信號(hào)。一般情況下，脈沖寬度緩存器124內(nèi)的數(shù)值等于脈沖寬度寄存器121內(nèi)的設(shè)定值，但用戶通過(guò)CPUl寫入脈沖寬度寄存器121的數(shù)值不是立刻更新到脈沖寬度緩存器124，而是逐漸地接近，更具體地說(shuō)，脈沖寬度緩存器124內(nèi)的數(shù)值會(huì)按照脈沖逼近預(yù)存器122中的逼近速度向脈沖寬度寄存器121內(nèi)的數(shù)值逼近直至相等。另一方面，脈沖寬度緩存器124內(nèi)的數(shù)值在所述脈寬調(diào)節(jié)端有控制信號(hào)期間，會(huì)按 照脈寬減小預(yù)存器123中的減小速度逐漸減小，更具體地說(shuō)，第二比較器22輸出高電平期間，脈沖寬度緩存器124內(nèi)的數(shù)值會(huì)按照脈寬減小預(yù)存器123中的減小速度逐漸減小。[0033]下面進(jìn)一步對(duì)其功能和原理進(jìn)行說(shuō)明[0034]可編程脈沖發(fā)生器12每次向外輸出脈沖需要有啟動(dòng)脈沖的觸發(fā)，該啟動(dòng)脈沖可以來(lái)源于第一比較器21或2(Γ60ΚΗζ頻率發(fā)生器13，具體可以在燒錄時(shí)設(shè)定?？删幊堂}沖發(fā)生器12輸出脈沖的寬度可以由CPUl預(yù)置，如果當(dāng)前輸出脈沖的寬度小于CPUl預(yù)置的寬度，則通過(guò)逐步增加脈沖寬度向預(yù)置的寬度靠攏，同時(shí)輸出脈沖的寬度可以被第二比較器22檢測(cè)到的反沖高壓信號(hào)控制而逐步減小，逐步增加的速率和逐步減少的速率可以被 CPUl的設(shè)置所控制?？删幊堂}沖發(fā)生器12實(shí)際輸出脈沖的寬度能夠被CPUl讀取。[0035]可編程脈沖發(fā)生器12輸出的脈沖通過(guò)與門11輸出到OC門10進(jìn)而通過(guò)引腳@輸出，用以驅(qū)動(dòng)外圍大功率電路向負(fù)載輸出能量。OC門10的輸出邏輯是可編程脈沖發(fā)生器 12輸出高電平時(shí)OC門10導(dǎo)通，引腳③輸出低電平；反之則OC門10關(guān)斷，引腳③輸出為高阻態(tài)。CPUl和鎖存器20都可以通過(guò)與門11切斷可編程脈沖發(fā)生器12輸給OC門10的高電平，使引腳③輸出呈高阻態(tài)。[0036]引腳 和@通過(guò)外圍電阻網(wǎng)絡(luò)分別接在電感負(fù)載的兩端，當(dāng)電感負(fù)載中的能量變化發(fā)生極性轉(zhuǎn)變時(shí)，第一比較器21輸出將出現(xiàn)電平變化信號(hào),該信號(hào)輸出分為三路一路到可編程脈沖發(fā)生器12的啟動(dòng)端，在CPUl許可的情況下，觸發(fā)可編程脈沖發(fā)生器12輸出一個(gè)脈沖；第二路到計(jì)數(shù)器17，第一比較器21輸出每發(fā)生一次高低電平變化，則計(jì)數(shù)器17 進(jìn)行一次加一計(jì)數(shù)，CPUl可以定時(shí)訪問(wèn)該計(jì)數(shù)器17，用以統(tǒng)計(jì)可編程脈沖發(fā)生器12的工作頻率；第三路到狀態(tài)寄存器18，供CPUl檢測(cè)第一比較器21當(dāng)前的狀態(tài)。[0037]引腳@通過(guò)外圍的電阻網(wǎng)絡(luò)接電感負(fù)載的能量驅(qū)動(dòng)端，對(duì)電感負(fù)載上產(chǎn)生的反向 高壓進(jìn)行檢測(cè)比較，當(dāng)反向高壓超過(guò)預(yù)定值時(shí)，第二比較器22輸出一個(gè)從低往高的電平變 化信號(hào)，該信號(hào)輸出分三路一路到可編程脈沖發(fā)生器12的脈寬調(diào)節(jié)端，對(duì)可編程脈沖發(fā) 生器12原先被CPUl預(yù)先設(shè)定的脈沖寬度進(jìn)行減小處理，其脈沖寬度每次的減小數(shù)值，受 CPUl預(yù)先設(shè)置的速率控制；第二路到計(jì)數(shù)器17，第二比較器22輸出每發(fā)生一次高低電平變 化，則計(jì)數(shù)器17進(jìn)行一次加一計(jì)數(shù)，CPUl可以定時(shí)訪問(wèn)該計(jì)數(shù)器17，用以了解反向高壓過(guò) 限的頻度；第三路到狀態(tài)寄存器18，供CPUl檢測(cè)第二比較器22當(dāng)前的狀態(tài)。[0038]引腳M通過(guò)外圍電阻網(wǎng)絡(luò)接到工作電流檢測(cè)傳感器上，在電流瞬時(shí)過(guò)限(浪涌電 流)時(shí)，第四比較器24輸出一個(gè)從低往高的電平變化信號(hào)，該信號(hào)輸出分兩路一路通過(guò)或 非門19觸發(fā)鎖存器20翻轉(zhuǎn)；另一路到狀態(tài)寄存器18供CPUl檢測(cè)第四比較器24當(dāng)前的狀 態(tài)。[0039]弓丨腳①接到工作電壓檢測(cè)傳感器上，在電壓瞬時(shí)過(guò)限(浪涌電壓)時(shí)，第三比較器 23輸出一個(gè)從低往高的電平變化信號(hào)，該信號(hào)輸出分兩路一路通過(guò)或非門19觸發(fā)鎖存器 20翻轉(zhuǎn)；另一路到狀態(tài)寄存器18供CPUl檢測(cè)第三比較器23當(dāng)前的狀態(tài)。[0040]鎖存器20被觸發(fā)翻轉(zhuǎn)后自我鎖定，并輸出兩路信號(hào)一路低電平信號(hào)通過(guò)與門11 對(duì)可編程脈沖發(fā)生器12的輸出進(jìn)行截?cái)?，使OC門10關(guān)斷，引腳③輸出為高阻態(tài)；一路高電 平信號(hào)到狀態(tài)寄存器18供CPUl檢測(cè)鎖存器20當(dāng)前的狀態(tài)。鎖存器20被觸發(fā)翻轉(zhuǎn)后的自 我鎖定需CPUl控制才能解鎖復(fù)位，CPUl會(huì)循環(huán)檢測(cè)狀態(tài)寄存器18的狀態(tài)，在檢測(cè)到鎖存 器20被觸發(fā)翻轉(zhuǎn)后自我鎖定的信號(hào)后，可以通過(guò)對(duì)電流、電壓的狀態(tài)進(jìn)行判斷再?zèng)Q定是否 對(duì)鎖存器20進(jìn)行復(fù)位。[0041]運(yùn)算放大器15通過(guò)引腳P接電流傳感器，對(duì)工作電流信號(hào)進(jìn)行放大以后，通過(guò)第 一多路開(kāi)關(guān)3提供給模數(shù)轉(zhuǎn)換器2，引腳#與引腳 可以外接輸入和反饋電阻用以控制運(yùn) 算放大器15的放大倍數(shù)。[0042]CPUl通過(guò)模數(shù)轉(zhuǎn)換器2、第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’的選擇，對(duì)模擬信號(hào) 進(jìn)行數(shù)字轉(zhuǎn)換和檢測(cè)。本SOC中一個(gè)ADC2通過(guò)第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’分為八 路，分別對(duì)電流、電壓、溫度等模擬信號(hào)進(jìn)行模數(shù)轉(zhuǎn)換，其中電流信號(hào)經(jīng)過(guò)運(yùn)算放大器15放 大后，在內(nèi)部直接連接第一多路開(kāi)關(guān)3。引腳④⑥⑨⑩ ⑩ 可用于將電壓、溫度信號(hào)引入 第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’的其它七路，進(jìn)行模數(shù)轉(zhuǎn)換，進(jìn)而提供給CPUl處理。采 用該SOC芯片，可以實(shí)現(xiàn)電磁爐爐面多點(diǎn)測(cè)溫，以更精確地實(shí)現(xiàn)溫度檢測(cè)和控制。[0043]引腳②為一個(gè)通用的輸出、輸入(GPIO)端口 ；引腳③、 為公共地和電源引腳，引 腳 給芯片提供穩(wěn)定工作電源，同時(shí)也可給內(nèi)部的ADC2提供參考電壓。[0044]為了更加通用，并能減小芯片體積和引腳數(shù)量，引腳④⑥⑩ 除了作為ADC 2 的一個(gè)輸入端口外，它的另一個(gè)功能是通用的輸出、輸入(GPIO)端口，可以被程序在運(yùn)行中 靈活選擇；[0045]GPIO端(即引腳②)、ADC復(fù)用引腳④⑥ 、驅(qū)動(dòng)輸出端(即引腳③)、通信接口 9的SCL和SDA (即引腳⑤@)的初始態(tài)均為高阻態(tài)，即開(kāi)路。[0046]本SOC芯片內(nèi)置高精度振蕩器、低電壓復(fù)位、基準(zhǔn)電壓及其相關(guān)邏輯控制電路等， 具有I1MER、ADC、IIC三個(gè)中斷源。高精度振蕩器包括用于產(chǎn)生系統(tǒng)時(shí)鐘的8MHz振蕩器和用于WDT的32KHz振蕩器。低電壓復(fù)位具有2級(jí)可選復(fù)位電壓，分別是4. 2V、3. 8V ;缺省為 3. 8V。[0047]一個(gè)優(yōu)選的實(shí)施例SOC芯片，采用SOP封裝，其CPUl采用快速的IT (單時(shí)鐘周期指令)的8位微處理器，F(xiàn)lash-R0M5容量為8 KB, SRAM7的容量彡128B, EER0M6的容量為 256B, Flash-R0M5 的燒寫米用 2 線 Flash-Programming Interface,與 IIC 通信口 9 共用。同時(shí)，該實(shí)施例SOC芯片具有省電模式(ST0P-M0DE，也稱POWER DOWN MODE)，可以進(jìn)到 ST0P-M0DE，可由 IIC 中斷喚醒 ST0P-M0DE。[0048]以上結(jié)合實(shí)施例對(duì)本實(shí)用新型做了詳細(xì)的說(shuō)明，這些說(shuō)明不應(yīng)理解為對(duì)本實(shí)用新型保護(hù)范圍的限制。根據(jù)本申請(qǐng)文件的說(shuō)明，本領(lǐng)域技術(shù)人員還可以對(duì)本申請(qǐng)做一些等同變換或修改，例如可以省略第二雙路開(kāi)關(guān)16，而用兩個(gè)計(jì)數(shù)器分別接在第一比較器21和第二比較器22的輸出端；也可以采用內(nèi)含F(xiàn)LASH-ROM、和/或EEROM、和/或SRAM、和/或定時(shí)器的CPU，而省略掉圖1中的FLASH-R0M5、和/或EER0M6、和/或SRAM7、和/或定時(shí)器8 ；比較器的參考電壓也可以不為1/2VDD，也可以用一個(gè)八路開(kāi)關(guān)替代第一多路開(kāi)關(guān)3和第二多路開(kāi)關(guān)3’，等等。本實(shí)用新型的保護(hù)范圍應(yīng)以所附權(quán)利要求書為準(zhǔn)。
權(quán)利要求1.一種電磁感應(yīng)加熱控制器專用SOC芯片，包括CPU和功能元件，其特征在于該SOC 芯片為20引腳芯片，其中，通信接口占用兩個(gè)引腳，同步信號(hào)檢測(cè)端占用兩個(gè)引腳，八個(gè)模擬信號(hào)采樣端占用八個(gè)引腳，其余八個(gè)引腳分別為浪涌電壓檢測(cè)端、與內(nèi)部CPU直接連接的通用I/o端、驅(qū)動(dòng)輸出端、地端、電源輸入端、浪涌電流檢測(cè)端、內(nèi)部運(yùn)算放大器的輸出端和負(fù)載反沖高壓檢測(cè)端，用于模擬信號(hào)采樣的所述八個(gè)引腳中有一個(gè)與所述內(nèi)部運(yùn)算放大器連接、并且有復(fù)數(shù)個(gè)被復(fù)用為內(nèi)部CPU的I/O端。
2.根據(jù)權(quán)利要求1所述的專用SOC芯片，其特征在于所述功能元件包括ADC(2)、多路開(kāi)關(guān)(3)(3’)、通信接口(9)、一個(gè)OC門(10)、一個(gè)與門(11)、可編程脈沖發(fā)生器(12)、運(yùn)算放大器(15)、計(jì)數(shù)器(17)、狀態(tài)寄存器(18)、一個(gè)或非門(19)、一個(gè)鎖存器(20)和第一 第四比較器(21 24);所述ADC (2)、通信接口(9)、可編程脈沖發(fā)生器(12)、計(jì)數(shù)器(17)和狀態(tài)寄存器(18) 掛接在CPU總線上；七個(gè)模擬信號(hào)采樣端通過(guò)所述多路開(kāi)關(guān)(3) (3’)與所述ADC (2)的輸入端連接，另一個(gè)模擬信號(hào)采樣端依次通過(guò)所述運(yùn)算放大器(15)、所述多路開(kāi)關(guān)(3)與所述ADC (2)的輸入端連接；所述驅(qū)動(dòng)輸出端與所述OC門(10)的漏極連接，OC門(10)的源極接地、控制極接所述與門(11)的輸出端，與門(11)的三個(gè)輸入端分別接所述鎖存器(20)、可編程脈沖發(fā)生器(12) 和CPU (I)的輸出端；所述同步信號(hào)檢測(cè)端、負(fù)載反沖高壓檢測(cè)端、浪涌電壓檢測(cè)端和浪涌電流檢測(cè)端分別與所述第一 第四比較器(21 24)連接，其中，第一和第二比較器(21、22)的輸出端分別接可編程脈沖發(fā)生器(12)的啟動(dòng)端和脈寬調(diào)節(jié)端，第一和第二比較器(21、22)的輸出端還與所述計(jì)數(shù)器(17)連接，第三和第四比較器(23、24)的輸出端通過(guò)所述或非門(19)接所述鎖存器(20)的觸發(fā)端，第一 第四比較器和鎖存器的輸出端另接至所述狀態(tài)寄存器(18)， 鎖存器(20)的復(fù)位端接CPU。
3.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于所述功能元件還包括一個(gè)20 60KHz信號(hào)發(fā)生器(13)和第一雙路開(kāi)關(guān)(14)，所述20 60KHz信號(hào)發(fā)生器(13)和第一比較器(21)的輸出端分別通過(guò)第一雙路開(kāi)關(guān)(14)的兩路接可編程脈沖發(fā)生器(12)的啟動(dòng)端。
4.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于所述功能元件還包括一個(gè)具有可拆分和自填功能的標(biāo)準(zhǔn)定時(shí)器(8)，所述定時(shí)器與CPU連接。
5.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于S0C芯片內(nèi)還集成有看門狗電路 (4 )，所述看門狗電路與CPU連接，并采用獨(dú)立振蕩器。
6.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于所述功能元件還包括FLASH-R0M(5)、SRAM (7)和 EEROM (6)。
7.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于S0C芯片內(nèi)還集成有電源電路 (25)，所述電源電路與SOC芯片的電源輸入端和地端連接，向SOC芯片內(nèi)的電路提供VDD和 1/2VDD兩種工作電壓。
8.根據(jù)權(quán)利要求7所述的專用SOC芯片，其特征在于第二和第三比較器(22、23)的參考電壓為1/2VDD，接于其反相端，第四比較器(24)的參考電壓為0V，接于其同相端，運(yùn)算放大器(15)的同相端接地。
9.根據(jù)權(quán)利要求2所述的專用SOC芯片，其特征在于所述通信接口(9)為主從方式可選的標(biāo)準(zhǔn)IIC通信接口。
10.根據(jù)權(quán)利要求2所述的專用SO C芯片，其特征在于所述可編程脈沖發(fā)生器(12)包括脈沖寬度寄存器(121)，用于存儲(chǔ)用戶設(shè)定的輸出脈沖寬度；脈沖逼近預(yù)存器(122)，用于存儲(chǔ)用戶設(shè)定的逼近速度；脈寬減小預(yù)存器(123)，用于存儲(chǔ)用戶設(shè)定的減小速度；和脈沖寬度緩存器(124)，其內(nèi)的數(shù)值會(huì)按照脈沖逼近預(yù)存器(122)中的逼近速度向脈沖寬度寄存器(121)內(nèi)的數(shù)值逼近直至相等，并且，其內(nèi)的數(shù)值在所述脈寬調(diào)節(jié)端有控制信號(hào)期間，會(huì)按照脈寬減小預(yù)存器(123)中的減小速度逐漸減??；當(dāng)所述啟動(dòng)端有觸發(fā)信號(hào)時(shí)，可編程脈沖發(fā)生器根據(jù)所述脈沖寬度緩存器(124)內(nèi)的數(shù)值輸出一定寬度的單脈沖。
專利摘要一種電磁感應(yīng)加熱控制器專用SOC芯片，包括CPU和功能元件，該SOC芯片為20引腳芯片，其中，通信接口占用兩個(gè)引腳，同步信號(hào)檢測(cè)端占用兩個(gè)引腳，八個(gè)模擬信號(hào)采樣端占用八個(gè)引腳，其余八個(gè)引腳分別為浪涌電壓檢測(cè)端、與內(nèi)部CPU直接連接的通用I/O端、驅(qū)動(dòng)輸出端、地端、電源輸入端、浪涌電流檢測(cè)端、內(nèi)部運(yùn)算放大器的輸出端和負(fù)載反沖高壓檢測(cè)端，用于模擬信號(hào)采樣的所述八個(gè)引腳中有一個(gè)與所述內(nèi)部運(yùn)算放大器連接、并且有復(fù)數(shù)個(gè)被復(fù)用為內(nèi)部CPU的I/O端。本SOC芯片其具有多達(dá)8個(gè)模擬信號(hào)采樣端和多個(gè)通用I/O端，適用范圍更廣。
文檔編號(hào)H05B6/06GK202841577SQ20122048381
公開(kāi)日2013年3月27日 申請(qǐng)日期2012年9月21日 優(yōu)先權(quán)日2012年9月21日
發(fā)明者丘守慶, 許申生, 李鵬, 劉春光 申請(qǐng)人:深圳市鑫匯科電子有限公司