專利名稱：開關(guān)電源控制器及電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及利用驅(qū)動器將信號驅(qū)動到驅(qū)動節(jié)點(diǎn)(例如開關(guān)電源中或D類開關(guān) 放大器中開關(guān)晶體管的柵極)上，從而使信號發(fā)生轉(zhuǎn)變，其中所述驅(qū)動器在轉(zhuǎn)變的初始部 分中具有低的輸出阻抗，并且其中所述驅(qū)動器在轉(zhuǎn)變的結(jié)束部分中具有較高的輸出阻抗。
背景技術(shù)：


圖1是現(xiàn)有技術(shù)開關(guān)電源1的示意圖。該具體電源是被稱為“升壓”轉(zhuǎn)換器或者 “升壓開關(guān)電源”的一種電源。在第一時間周期中，控制器集成電路2控制開關(guān)3接通和導(dǎo) 通，從而使電流流過電感器4和開關(guān)3流到地，如箭頭5所示。隨著該電流的流動，能量儲 存在電感器4中。然后，在第2時間周期中，控制器集成電路2控制開關(guān)3斷開和不導(dǎo)電。 電感器中的電流不能立即停止，因而電流經(jīng)電感器4、二極管6流到電容器7和負(fù)載8。在 第二時間周期中流動的該電流在圖2(現(xiàn)有技術(shù))中由箭頭9表示。存儲在電感器4中的 能量現(xiàn)在轉(zhuǎn)移到電 容器7和負(fù)載8。控制器集成電路2通過端子10監(jiān)測VFB，并且快速地 接通和斷開開關(guān)3，從而將流經(jīng)負(fù)載(一串白色LED)的輸出電流調(diào)節(jié)到所需電流。該轉(zhuǎn)換 器之所以被稱為“升壓轉(zhuǎn)換器”，是因為VOUT可高于輸入電源電壓VIN。開關(guān)電源的兩個性能參數(shù)是效率和噪聲排放。效率等于輸出功率除以輸入功率。 因此開關(guān)電源內(nèi)的功率損失轉(zhuǎn)變成較低的電源效率。存在多種功率損失。其中一種功率損 失被稱為“轉(zhuǎn)換功率損失”，其等于開關(guān)兩端的電壓(VDS)乘以流經(jīng)開關(guān)的電流(IDS)。當(dāng) 開關(guān)3斷開時，沒有顯著的漏極-源極電流流經(jīng)開關(guān)，因而功率損失非常小。當(dāng)開關(guān)3完全 接通和導(dǎo)電時，在開關(guān)兩端只存在微小的漏極-源極電壓降。開關(guān)端子11非常接近于接地 電位。因此，IDS和VDS之積也非常小。然而，存在開關(guān)發(fā)生轉(zhuǎn)變的較短時間周期。在該轉(zhuǎn) 變時間中，存在顯著的漏極_源極電流，并且在開關(guān)兩端存在顯著的漏極_源極電壓降。該 轉(zhuǎn)變時間中的功率耗散因而也很顯著。圖3是漏極-源極電流IDS和漏極-源極電壓降VDS的示意圖。虛線12表示轉(zhuǎn) 變功率損失?？赏ㄟ^更猛烈地(使用具有較低輸出阻抗的驅(qū)動器)驅(qū)動開關(guān)以使開關(guān)3更 快地進(jìn)行開關(guān)，來減小轉(zhuǎn)變功率損失。因此，在開關(guān)轉(zhuǎn)變過程中IDS和VDS同時處于顯著水 平的時間周期縮短，并且轉(zhuǎn)變功率損失得以減小。然而，更猛烈地驅(qū)動開關(guān)3以使其更快地接通和斷開會導(dǎo)致節(jié)點(diǎn)SW處的電壓變化 (dV/dT)較大并且出現(xiàn)不期望的振鈴，這兩者都會增大EMI (電磁干擾)和噪聲排放。圖4是圖1和2中的現(xiàn)有技術(shù)的升壓轉(zhuǎn)換器的操作的簡化波形圖。當(dāng)開關(guān)3接通 時，存在如參考編號13所示的振鈴。當(dāng)開關(guān)3斷開時，存在如14所示的振鈴。開關(guān)節(jié)點(diǎn)15 上存在寄生電容。這些寄生電容包括由開關(guān)3的漏極、二極管6所引起的電容、電感器4的 固有電容、以及與開關(guān)節(jié)點(diǎn)15處的開關(guān)端子11和互連線相關(guān)的電容。節(jié)點(diǎn)15的此寄生電 容與電感器4的電感結(jié)合形成可發(fā)生振鈴的LC電路。開關(guān)3斷開和接通得越快，SW處的 電壓變化越大，并且振鈴和所得到的輻射噪聲越大。期望能夠同時提高效率和降低噪聲排 放。[0007]圖5是現(xiàn)有技術(shù)中力圖在不產(chǎn)生過大噪聲的情況下減小轉(zhuǎn)變損耗的第一電路20 的示意圖。開關(guān)21接通和斷開，以如上文結(jié)合圖1和2所述來開關(guān)流經(jīng)電感器22的電流。 輸入引線23上的輸入信號SIN是脈沖串。反相器24和25具有遞增的驅(qū)動強(qiáng)度。提供包 含反相器26和三態(tài)反相器27的第二輔助路徑，以增強(qiáng)在信號SIN的每次轉(zhuǎn)變的初始部分 中對開關(guān)21的柵極的驅(qū)動。圖6是圖5中的三態(tài)反相器27的電路圖。邊沿觸發(fā)單觸發(fā)電路(edge triggered one-shot) 29檢測信號SIN的邊沿，并響 應(yīng)于每一此種邊沿而產(chǎn)生一脈沖。該脈沖可啟用三態(tài)反相器27，從而使輔助路徑幫助驅(qū)動 開關(guān)21的柵極。此后，反相器25和三態(tài)反相器27同時驅(qū)動開關(guān)21的柵極。該電路的目 的是在開關(guān)21的柵極上的電壓結(jié)束電壓轉(zhuǎn)變之前使該單觸發(fā)脈沖終止。當(dāng)脈沖終止時，三 態(tài)轉(zhuǎn)換器27變?yōu)楦咦杩?即“三態(tài)”)，從而將輔助路徑從開關(guān)21的柵極解耦。因此，在轉(zhuǎn) 變的其余部分中，只有反相器25驅(qū)動開關(guān)21的柵極。這會減小在每次轉(zhuǎn)變結(jié)束時開關(guān)21 的柵極上的電壓的變化率，并有助于減小噪聲和振鈴。然而，開關(guān)21的柵極上的電壓在轉(zhuǎn) 變的初始部分中的快速變化率有助于減小轉(zhuǎn)變功率損失。然而，圖5的電路存在許多問題。開關(guān)21的柵極上的電壓的總轉(zhuǎn)變持續(xù)時間較短。 產(chǎn)生用于控制開關(guān)21的極小脈沖(其中小脈沖具有精確的定時)可能很難實(shí)現(xiàn)或不可能 實(shí)現(xiàn)。很難實(shí)現(xiàn)使脈沖的定時跟蹤因溫度變化、電源電壓變化和/或過程變化所造成的開 關(guān)21的特性變化。該電路復(fù)雜并且較大，因此在對成本敏感的開關(guān)電源控制器集成電路中 實(shí)現(xiàn)起來很昂貴。圖7是現(xiàn)有技術(shù)中力圖在不產(chǎn)生過大噪聲的情況下減小轉(zhuǎn)變損耗的第二電路30 的電路圖。在圖7的電路中，比較器31或其它電壓檢測放大器裝置將開關(guān)32的柵極上的 電壓與參考電壓VREF相比較?？紤]開關(guān)32的柵極上的電壓的高-低電壓轉(zhuǎn)變。開始時， 柵極上的電壓高于VREF。因此，比較器31輸出數(shù)字邏輯高信號來啟用三態(tài)反相器33。因 此，包含轉(zhuǎn)換器34和三態(tài)反相器33的輔助路徑與包含反相器35和36的主路徑一起驅(qū)動 開關(guān)32的柵極。在該初始時間中，開關(guān)32的柵極上的電壓快速下降。當(dāng)開關(guān)32的柵極上 的電壓達(dá)到VREF時，比較器31切換并禁用三態(tài)反相器33，從而禁用輔助路徑。所期望的結(jié) 果是在開關(guān)轉(zhuǎn)變的最終部分中開關(guān)32的柵極上的電壓不快速變化。在轉(zhuǎn)變的最終部分中 柵極電壓的變化率減小會使振鈴減小，但在轉(zhuǎn)變的初始部分中使開關(guān)32的柵極上的電壓 快速變化有助于減小轉(zhuǎn)變功率損失。圖7的電路存在許多問題。例如，使輔助路徑接通和斷開電路的性能的變化跟蹤 開關(guān)32的工作特性的變化可能很難實(shí)現(xiàn)。這兩種電路是不同的，因此趨于對變化的狀態(tài)作 出不同的反應(yīng)。第二，比較器和三態(tài)禁用路徑可能不夠快。開關(guān)32的柵極上的電壓可能向 下轉(zhuǎn)變并達(dá)到VREF，并且在比較器31檢測到越過VREF并禁用反相器33以禁用輔助路徑之 前，繼續(xù)向下變化顯著的量。使該輔助啟用/禁用信號路徑變快可使比較器的功率損失增 大不可接受的量。而且，比較器(例如比較器31)是比較大的電路，因此在對成本敏感的開 關(guān)電源控制器集成電路中實(shí)現(xiàn)起來很昂貴。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問題是提供一種開關(guān)電源控制器，可以實(shí)現(xiàn)使其中的 驅(qū)動器電路在轉(zhuǎn)變的初始部分中以低輸出阻抗在轉(zhuǎn)變中驅(qū)動開關(guān)的柵極，并接著在轉(zhuǎn)變的其余部分中以中等范圍的輸出阻抗驅(qū)動開關(guān)的柵極。從而可以有效實(shí)現(xiàn)同時提高開關(guān)電源 的轉(zhuǎn)換效率和降低排出噪聲。另外，本實(shí)用新型所要解決的技術(shù)問題是提供一種電路，也可 以解決上述問題。為了解決以上技術(shù)問題，本實(shí)用新型提供了如下技術(shù)方案本實(shí)用新型提供了一種開關(guān)電源控制器，包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié)點(diǎn)；一 第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)一二極管延伸到一晶體管的漏極、再經(jīng) 所述晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述晶體管的柵極被耦接成從所述輸入信號節(jié) 點(diǎn)接收所述輸入信號；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)相當(dāng)大的電阻延伸到所述晶 體管的漏極、再經(jīng)所述晶體管延伸到所述第一電源節(jié)點(diǎn)。本實(shí)用新型還提供了一種開關(guān)電源控制器，其包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié) 點(diǎn)；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)二極管延伸到一第一晶體管的 漏極、再經(jīng)所述第一晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述第一晶體管的柵極被耦接 成從所述輸入信號節(jié)點(diǎn)接收輸入信號；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)相當(dāng)大的電 阻延伸到一第二晶體管的漏極、再經(jīng)所述第二晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述 第二晶體管的柵極耦接到所述第一晶體管的柵極。本實(shí)用新型還提供了一種開關(guān)電源控制器，其包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié) 點(diǎn)，其中在所述輸入節(jié)點(diǎn)上存在輸入信號；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動 節(jié)點(diǎn)延伸到第一導(dǎo)電率類型的第一晶體管的源極、經(jīng)所述第一晶體管延伸到所述第一晶體 管的漏極、再延伸到所述第一電源節(jié)點(diǎn)，其中所述第一晶體管的柵極被耦接成接收所述輸 入信號的反相型式；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)延伸到第二導(dǎo)電率類型的第二晶 體管的漏極、經(jīng)所述第二晶體管延伸到所述第二晶體管的源極、再延伸到所述第一電源節(jié) 點(diǎn)，其中所述第二晶體管的柵極被耦接成接收所述輸入信號。本實(shí)用新型還提供了一種電路，其包括一場效應(yīng)晶體管，具有一柵極；一接地節(jié) 點(diǎn)；和用于當(dāng)所述柵極上的電壓高于一預(yù)定電壓時通過將所述柵極經(jīng)相對低的下拉阻抗初 始地耦接到所述接地節(jié)點(diǎn)來引起所述柵極上的高-低電壓轉(zhuǎn)變的裝置，并且所述裝置還用 于在所述柵極上的所述電壓下降到所述預(yù)定電壓以下時增大所述下拉阻抗，所述下拉阻抗 的所述增大是在不利用比較器和不利用單觸發(fā)電路的情況下實(shí)施。本實(shí)用新型所采用的開關(guān)電源控制器及電路，可以實(shí)現(xiàn)開關(guān)電源內(nèi)的開關(guān)電源控 制器集成電路中的驅(qū)動器電路在轉(zhuǎn)變的初始部分中以低輸出阻抗在轉(zhuǎn)變中驅(qū)動開關(guān)的柵 極，并接著在轉(zhuǎn)變的其余部分中以中等范圍的輸出阻抗驅(qū)動開關(guān)的柵極。該開關(guān)繼而開關(guān) 流經(jīng)電感器的電流。該驅(qū)動器電路包括驅(qū)動節(jié)點(diǎn)電壓相關(guān)阻抗電路(DNVDIC，Drive Node Voltage Dependent Impedance Circuit)，用于將柵極耦接到電源電壓節(jié)點(diǎn)。存在兩條通 過DNVDIC的電阻性電流路徑。第一電流路徑中的非線性器件在該器件兩端的電壓降降到 小于閾值電壓時從具有非常小的阻抗變?yōu)榫哂蟹浅４蟮淖杩?。第一電流路徑在轉(zhuǎn)變結(jié)束時 所產(chǎn)生的阻抗增大有助于增大驅(qū)動器的輸出阻抗，從而減慢開關(guān)的柵極上的電壓的變化率 并減小電源中的噪聲。驅(qū)動器的低初始輸出阻抗有助于減小開關(guān)柵極上的電壓轉(zhuǎn)變所需的 總時間量并進(jìn)而有助于減小轉(zhuǎn)變功率損失。在第一例子中，所述器件是二極管接法的晶體管，其中所述晶體管是與開關(guān)相同 類型的晶體管。二極管接法的晶體管和開關(guān)的晶體管二者可例如是具有相同構(gòu)造和相同柵極介電厚度的高電壓N溝道晶體管。在第二例子中，所述器件是其柵極被耦接成接收數(shù)字邏輯電平信號并且其源極被 耦接到開關(guān)的柵極的晶體管。在柵極電壓信號躍遷過程中，當(dāng)開關(guān)柵極上的電壓接近器件 晶體管的柵極上的電壓時，器件晶體管的柵極-源極電壓降到器件晶體管的閾值電壓以 下。器件晶體管因此關(guān)斷并從具有非常低的漏極_源極阻抗變?yōu)殛P(guān)斷并具有非常高的漏 極_源極阻抗。器件晶體管的此種 關(guān)斷會使電流停止流過第一電流路徑，并且使DNVDIC的 整個輸出阻抗從低阻抗變?yōu)橹械确秶杩?。在某些?shí)施例中，驅(qū)動器電路包括兩個DNVDIC電路。其中一個是下拉DNVDIC電 路，用于將開關(guān)的柵極耦接到接地節(jié)點(diǎn)。在柵極電壓的高_(dá)低躍遷過程中，下拉DNVDIC將 開關(guān)的柵極電容放電到地電位。第二個是上拉DNVDIC電路，用于將開關(guān)的柵極耦接到電源 電壓節(jié)點(diǎn)。在柵極電壓的低-高躍遷過程中，上拉DNVDIC對開關(guān)的柵極電容充電。所述驅(qū)動器電路可應(yīng)用于開關(guān)電源之外的應(yīng)用中。在一個例子中，所述驅(qū)動器電 路驅(qū)動D類開關(guān)放大器中的開關(guān)。在下文詳細(xì)說明中描述了其它結(jié)構(gòu)和方法。本實(shí)用新型內(nèi)容并非要限定本實(shí)用新 型。本實(shí)用新型受權(quán)利要求書限定。
以下結(jié)合附圖和具體實(shí)施方式
對本實(shí)用新型作進(jìn)一步詳細(xì)說明。附圖圖解說明本實(shí)用新型的實(shí)施例，其中相同的編號指示相同的組件。圖1是現(xiàn)有技術(shù)中當(dāng)電源的開關(guān)3接通時升壓開關(guān)電源的示意圖。圖2是現(xiàn)有技術(shù)中當(dāng)開關(guān)3斷開時圖1的升壓開關(guān)電源的示意圖。圖3是現(xiàn)有技術(shù)中躍遷功率損失的示意圖。圖4是圖1和2中的現(xiàn)有技術(shù)的升壓轉(zhuǎn)換器的操作的簡化波形圖。圖5是現(xiàn)有技術(shù)中單觸發(fā)受控電路的示意圖，所述電路用于驅(qū)動開關(guān)電源的開關(guān) 的柵極。在柵極電壓躍遷過程中，所述電路以初始低輸出阻抗驅(qū)動?xùn)艠O，并隨后以較高輸出 阻抗驅(qū)動?xùn)艠O。圖6是現(xiàn)有技術(shù)中圖5所示電路的三態(tài)反相器27的電路圖。圖7是現(xiàn)有技術(shù)中有源電壓檢測電路的示意圖，所述電路用于驅(qū)動開關(guān)電源的開 關(guān)的柵極。在柵極電壓躍遷過程中，所述電路以初始低輸出阻抗驅(qū)動?xùn)艠O，并隨后以較高輸 出阻抗驅(qū)動?xùn)艠O。圖8是一種新穎的開關(guān)電源控制器集成電路的第一實(shí)施例的示意圖。圖9是圖解說明圖8所示電路的操作的波形圖。圖10是解釋說明圖8所示新穎驅(qū)動器電路的輸出阻抗在柵極電壓躍遷過程中如 何變化的波形圖。在躍遷時間的初始部分中，該新穎的驅(qū)動器具有低輸出阻抗。在躍遷時 間的隨后的結(jié)束部分中，該新穎的驅(qū)動器具有中等范圍的輸出阻抗。圖11是一種新穎的開關(guān)電源控制器集成電路的第二實(shí)施例的示意圖。圖12是一種新穎的開關(guān)電源控制器集成電路的第三實(shí)施例的示意圖。圖13是一種新穎的開關(guān)電源控制器集成電路的第四實(shí)施例的示意圖。圖14是一種新穎的開關(guān)電源控制器集成電路的第五實(shí)施例的示意圖。[0040]圖15是一種新穎的開關(guān)電源控制器集成電路的第六實(shí)施例的示意圖。圖16是包括兩個新穎的DNVDIC的D類開關(guān)放大器的示意圖。
具體實(shí)施方式
現(xiàn)在將詳細(xì)參照本實(shí)用新型的某些實(shí)施例，這些實(shí)施例的例子在附圖中被示出。圖8是根據(jù)一個新穎方面的開關(guān)電源的第一實(shí)施例的圖。開關(guān)電源40是升壓轉(zhuǎn)換器。開關(guān)電源40包括新穎的開關(guān)電源控制器集成電路41、電感器42、肖特基(Schottky) 二極管43、存儲電容器44和負(fù)載45。新穎的開關(guān)電源控制器集成電路41包括開關(guān)Q0、開 關(guān)端子46、接地端子47、電源電壓端子48、反饋端子49、P溝道上拉晶體管Q3和新穎的驅(qū) 動節(jié)點(diǎn)電壓相關(guān)阻抗電路(DNVDIC)50?？刂破骷呻娐?1通過反饋端子49監(jiān)測VFB并 且切換開關(guān)Q0，以調(diào)節(jié)流過負(fù)載45的電流。在本例子中，負(fù)載45是一串白色發(fā)光二極管 (LED)，用于為移動電話的顯示屏提供背光。VOUT約為20. 3伏，而電源電壓端子48上的VIN 為4.0伏(例如，由鋰電池提供)。控制器集成電路41在輸入信號節(jié)點(diǎn)52上提供數(shù)字輸入信號SIN。如果要斷開開 關(guān)Q0，則使節(jié)點(diǎn)52上的數(shù)字輸入信號SIN從數(shù)字邏輯低電平躍遷到數(shù)字邏輯高電平。相 反，如果要接通開關(guān)Q0，則使節(jié)點(diǎn)52上的數(shù)字輸入信號SIN從數(shù)字邏輯高電平轉(zhuǎn)變到數(shù)字 邏輯低電平。此處未示出用于接收反饋端子49上的信號并據(jù)以產(chǎn)生輸入信號SIN的電路， 但可使用現(xiàn)有技術(shù)中已知的用于執(zhí)行該功能的諸多常規(guī)電路和技術(shù)中的任何一種適宜電 路和技術(shù)。結(jié)合開關(guān)QO的柵極53上的電壓的兩次轉(zhuǎn)變來解釋圖8所示開關(guān)電源40的操作 1)高-低轉(zhuǎn)變，和2)低-高轉(zhuǎn)變。柵極53耦接到驅(qū)動節(jié)點(diǎn)54。因此，柵極電壓在此也稱 為驅(qū)動節(jié)點(diǎn)電壓VDN。如在圖8中所示，DNVDIC 50包括第一二極管接法的晶體管Q1、第二 晶體管Q2、第一電阻器Rl和第二電阻器R2。高-低VDN轉(zhuǎn)變開始時，信號輸入節(jié)點(diǎn)52上的輸入信號SIN具有數(shù)字邏輯低電平。N溝道晶體管 Q2是不導(dǎo)電的，并且P溝道晶體管Q3是導(dǎo)電的。驅(qū)動節(jié)點(diǎn)54因此耦接到電源電壓端子48， 并且柵極53上的電壓是4伏。由于N溝道晶體管Q2關(guān)斷并且不導(dǎo)電，因而DNVDIC 50在 驅(qū)動節(jié)點(diǎn)54與接地端子47之間提供高阻抗。在本例子中，該阻抗大于500k。接著，使信號輸入節(jié)點(diǎn)52上的輸入信號SIN從低數(shù)字邏輯電平轉(zhuǎn)變到高數(shù)字邏輯 電平。信號輸入節(jié)點(diǎn)52上的電壓從地電位轉(zhuǎn)變到4伏。P溝道晶體管Q3因此關(guān)斷，并且N 溝道晶體管Q2導(dǎo)通。從驅(qū)動節(jié)點(diǎn)54到接地端子47存在兩個電流路徑。第一電流路徑從 驅(qū)動節(jié)點(diǎn)54經(jīng)電阻器R1、二極管接法的晶體管Q1、導(dǎo)電的N溝道晶體管Q2延伸到接地端 子47。第二電流路徑從驅(qū)動節(jié)點(diǎn)54經(jīng)電阻器R2、N溝道晶體管Q2延伸到接地端子47。假 定每一晶體管Ql和Q2的阻抗遠(yuǎn)小于Rl和R2的電阻，則DNVDIC 50在節(jié)點(diǎn)54和接地端子 47之間的阻抗近似等于并聯(lián)電阻器Rl和R2的等效電阻。該等效電阻由(R1*R2)/R1+R2給 出。該阻抗在此處被稱為“低阻抗”，因為其小于上述的“高阻抗”并且小于下述的“中等范 圍阻抗”。在本例子中，該低阻抗小于50。由于驅(qū)動節(jié)點(diǎn)54和接地端子47之間存在此低阻 抗，驅(qū)動節(jié)點(diǎn)54上的電壓VDN從4. 0伏快速地向下轉(zhuǎn)變到二極管接法的晶體管Ql的閾值 電壓。[0049]當(dāng)電壓VDN下降到二極管接法的晶體管Ql的閾值電壓以下時，二極管接法的晶體 管Ql便不再承受正向偏壓并且停止傳導(dǎo)電流(至多傳導(dǎo)非常小的電流)。因此，經(jīng)過電阻 器Rl的第一電流路徑關(guān)閉。然而，經(jīng)過電阻器R2的第二電流路徑繼續(xù)傳導(dǎo)電流。DNVDIC 50的有效阻抗是電阻器R2的電阻(假定晶體管Q2的漏極-源極電阻遠(yuǎn)小于電阻器R2的 電阻)。此時，DNVDIC 50的阻抗在此處被稱為“中等范圍阻抗”。在本例子中，該中等范圍 阻抗大于50、但小于500k。由于驅(qū)動節(jié)點(diǎn)54和接地端子47之間的阻抗增大，開關(guān)QO的柵 極電容的放電速率從下降較快變?yōu)橄陆挡豢臁９?jié)點(diǎn)54上的柵極電壓繼續(xù)通過該中等范圍 阻抗下降到地電位，直到VDN的高-低轉(zhuǎn)變完成為止。低-高VDN轉(zhuǎn)變開始時，信號輸入節(jié)點(diǎn)52上的輸入信號SIN具有數(shù)字邏輯高電平。N溝道晶體管 Q2是導(dǎo)電的，并且P溝道晶體管Q3是不導(dǎo)電的。節(jié)點(diǎn)54上的電壓VDN處于地電位。由于 二極管接法的晶體管兩端的電壓降小于二極管接法的晶體管的閾值電壓，因此通過二極管 接法的晶體管Ql的第一電流路徑具有非常高的阻抗，但是通過電阻器R2的第二電流路徑 繼續(xù)具有其R2阻抗。因此，DNVDIC 50在驅(qū)動節(jié)點(diǎn)54與接地端子47之間提供中等范圍阻 抗，并且該中等范圍阻抗使開關(guān)QO的柵極上的電壓保持為地電位。接著，使信號輸入節(jié)點(diǎn)52上的輸入信號SIN從高數(shù)字邏輯電平轉(zhuǎn)變到低數(shù)字邏輯 電平。使N溝道晶體管Q2關(guān)斷，以使DNVDIC 50具有高阻抗。如上文所述，本例子中的高 阻抗大于500k。信號輸入節(jié)點(diǎn)52上的輸入信號SIN的高-低轉(zhuǎn)變使P溝道晶體管Q3導(dǎo) 通。開關(guān)QO的柵極上的電壓VDN從地電位快速升高到電源端子48上的4伏電位。不同于高-低電壓轉(zhuǎn)變，VDN的低-高電壓轉(zhuǎn)變并不是在陡的斜率后面跟蹤著小 的斜率。在本例子中的上拉電路在VDN轉(zhuǎn)變的結(jié)束部分中不具有中等范圍的上拉阻抗。因 此，低_高電壓轉(zhuǎn)變可能會導(dǎo)致產(chǎn)生不希望的EMI。在一個新穎方面中，晶體管Q2和Q3為具有相同具體結(jié)構(gòu)和相同柵極介電厚度的 低電壓晶體管，而晶體管Ql和QO為均具有不同的具體結(jié)構(gòu)和柵極介電厚度的高電壓晶體 管。晶體管Ql和QO 二者均為N溝道器件，并且彼此非常近地設(shè)置在控制器集成電路電路 裸片(die)上。因此，這兩個晶體管Ql和QO具有相同或相似的溫度，并且以相同的方式受 到溫度變化的影響。由于晶體管Ql和QO的位置相互靠近，半導(dǎo)體處理中的差異將以相同 方式影響這兩個晶體管。相應(yīng)地，Ql的閾值電壓很好地跟蹤開關(guān)QO的閾值電壓的變化。相 反，圖5和7所示現(xiàn)有技術(shù)電路的阻抗調(diào)整部分則很難根據(jù)開關(guān)晶體管的閾值電壓的變化 進(jìn)行調(diào)整，這至少部分地是因為構(gòu)成阻抗調(diào)整電路的組件的結(jié)構(gòu)不同于開關(guān)。在第二新穎方面中，使阻抗從低阻抗變?yōu)橹械确秶杩沟慕M件是設(shè)置在第一電流 路徑中的組件(二極管接法的晶體管Ql)。該組件直接響應(yīng)于流經(jīng)該組件的放電電流而改 變其自身的阻抗，并且該變化后的阻抗直接影響DNVDIC的總體阻抗。相反，圖5和7所示 現(xiàn)有技術(shù)電路的阻抗調(diào)整部分則采用處于柵極放電電流路徑之外的電路來控制和改變處 于放電電流路徑中的另一組件。例如，圖5所示的現(xiàn)有技術(shù)電路利用處于放電電流路徑之 外的單觸發(fā)電路29。例如，圖7所示的現(xiàn)有技術(shù)電路利用處于放電電流路徑之外的比較器 31和電壓參考電路。與圖5和7所示的現(xiàn)有技術(shù)電路的阻抗調(diào)整部分相比，二極管接法的 晶體管Ql和電阻器Rl則是相對較小和相對簡單的電路，不會消耗任何靜態(tài)電流，此會提高 效率。[0056]在第三新穎方面中，與圖5和7所示的現(xiàn)有技術(shù)電路的阻抗調(diào)整部分相比，二極管接法的晶體管Ql可響應(yīng)于電壓VDN下降到預(yù)定電壓以下而更快地改變DNVDIC的阻抗。在 圖5所示的現(xiàn)有技術(shù)中，在單觸發(fā)電路29中存在明顯的信號傳播延遲。在圖7所示的現(xiàn)有 技術(shù)中，在比較器31中存在明顯的信號傳播延遲。在圖8所示的新穎電路中則不存在這些 信號傳播延遲。圖9是簡化波形圖，其圖解說明圖8所示的新穎開關(guān)電源控制器集成電路41的操 作。圖9中DNVDIC 50的“高阻抗”為500k，DNVDIC 50的“低阻抗”為25，并且“中等范圍 阻抗”為100。DNVDIC 50的低阻抗下拉操作使電壓VDN在高-低VDN轉(zhuǎn)變的第一部分中存 在相對陡的下降60。DNVDIC 50的中等范圍阻抗下拉操作使電壓VDN在高-低VDN轉(zhuǎn)變的 隨后第二部分中存在不太陡的下降61。DNVDIC 50以初始低阻抗、然后以中等范圍阻抗在 驅(qū)動節(jié)點(diǎn)54上下拉，以幫助防止或減小開關(guān)節(jié)點(diǎn)55上VSW信號的振鈴。應(yīng)注意，在VSW波 形中的T4時刻周圍未示出振鈴。圖10是波形圖，其更詳細(xì)地顯示VDN波形和DNVDIC電路50的阻抗。在VDN下降 到VTQO以下的時刻與VDN的斜率發(fā)生變化的時刻之間的時間延遲Dl非常小(在本例子中， 時間延遲Dl小于2納秒)。圖11是新穎的開關(guān)電源控制器集成電路41的第二實(shí)施例的圖。在本實(shí)施例中， DNVDIC 50包括額外的N溝道晶體管Q3。第一電流路徑從驅(qū)動節(jié)點(diǎn)54經(jīng)電阻器R1、二極 管接法的晶體管Q1、晶體管Q2延伸到接地端子47。第二電流路徑從驅(qū)動節(jié)點(diǎn)54經(jīng)電阻器 R2、晶體管Q3延伸到接地端子47。如在圖8的電路中一樣，當(dāng)電壓VDN在高-低VDN轉(zhuǎn)變 中下降到二極管接法的晶體管Ql的閾值電壓以下時，該二極管接法的晶體管變得不導(dǎo)電 并且變?yōu)榫哂蟹浅８叩淖杩?。電流停止在第一電流路徑中流動，并且DNVDIC 50的阻抗從 “低阻抗”(R1*R2)/R1+R2變?yōu)椤爸械确秶杩埂盧2。由于電流流經(jīng)第二電流路徑，驅(qū)動節(jié)點(diǎn) 電壓VDN然后繼續(xù)下降，直到VDN達(dá)到地電位。圖12是新穎的開關(guān)電源控制器集成電路41的第三實(shí)施例的圖。在本實(shí)施例中， 晶體管Q2和Q3與電阻器R2和R3形成數(shù)字邏輯反相器。此外，存在如圖所示進(jìn)行連接的 第二反相器56。DNVDIC 50包括第一 P溝道晶體管Q1、第一電阻器R1、第二晶體管Q2和 第二電阻器R2。第一電流路徑從驅(qū)動節(jié)點(diǎn)54經(jīng)晶體管Q1、電阻器Rl延伸到接地端子47。 第二電流路徑從驅(qū)動節(jié)點(diǎn)54經(jīng)電阻器R2、晶體管Q2延伸到接地端子47。開始時，當(dāng)輸入 信號節(jié)點(diǎn)52上的輸入信號SIN具有數(shù)字邏輯低電平時，在驅(qū)動節(jié)點(diǎn)54上和開關(guān)QO的柵極 53上存在數(shù)字邏輯高電平。由于輸入信號節(jié)點(diǎn)52上的電壓較低，P溝道晶體管Q3導(dǎo)通并 導(dǎo)電，并且N溝道晶體管Q2關(guān)斷并且不導(dǎo)電。反相器56在P溝道晶體管Ql的柵極上提供 輸入信號的反相型式。由于SIN是數(shù)字邏輯低電平，在Ql的柵極上存在數(shù)字邏輯高電平， 而且Ql關(guān)斷并且不導(dǎo)電。由于晶體管Ql和Q2 二者均關(guān)斷并且不導(dǎo)電，DNVDIC 50在驅(qū)動 節(jié)點(diǎn)54和接地端子47之間提供“高阻抗”。由于P溝道晶體管Q3導(dǎo)通并且導(dǎo)電，驅(qū)動節(jié)點(diǎn) 54被上拉到端子48上的4伏的電源電壓VIN。接著，輸入信號SIN從數(shù)字邏輯低電平轉(zhuǎn)變到數(shù)字邏輯高電平。此使晶體管Ql和 Q2導(dǎo)通并且導(dǎo)電，并且使P溝道晶體管Q3關(guān)斷。由于晶體管Ql和Q2 二者均導(dǎo)電，電流同 時經(jīng)第一電流路徑和第二電流路徑從驅(qū)動節(jié)點(diǎn)54流到接地端子47。假定晶體管Ql和Q2 的漏極-源極導(dǎo)通電阻遠(yuǎn)小于電阻器Rl或R2的電阻，DNVDIC 50的有效下拉阻抗為并聯(lián)電阻器Rl和R2的等效電阻。該等效電阻(“低阻抗”)由(R1*R2)/R1+R2給出。由于節(jié)點(diǎn)54上的此種低阻抗下拉，驅(qū)動節(jié)點(diǎn)電壓VDN快速地下降。當(dāng)節(jié)點(diǎn)54上的電壓VDN達(dá)到并降到P溝道晶體管Ql的閾值電壓以下時，在晶體 管Ql的柵極_源極之間存在小于閾值電壓的電壓。由于反相器56的作用，晶體管Ql的柵 極處于地電位。因此，晶體管Ql關(guān)斷，并形成高的漏極-源極阻抗。流經(jīng)第一電流路徑的 電流停止。DNVDIC 50在節(jié)點(diǎn)54和接地端子47之間的有效下拉阻抗因而為電阻R2。這是 比“低阻抗”高的阻抗，并且在此處被稱為“中等范圍阻抗”。由于節(jié)點(diǎn)54和接地端子47之 間此種較高的阻抗，電壓VDN的降低速率變至較小的速率。電流繼續(xù)流經(jīng)電阻器R2和第二 電流路徑，直到開關(guān)QO的柵極電容完全放電并且電壓VDN達(dá)到地電位。由此可見，圖12的 電路類似于圖8和11的電路之處在于，DNVDIC 50開始時以“低阻抗”將節(jié)點(diǎn)54耦接到接 地端子47，但當(dāng)電壓VDN達(dá)到第一電流路徑中某個器件的閾值電壓時，DNVDIC 50變?yōu)榫?有較高的“中等范圍阻抗”。圖12的電路不同于圖8和11的電路之處在于，具有該閾值電 壓的器件是P溝道晶體管(晶體管Q1)。相反，在圖8和11的電路中，該器件是二極管接 法的N溝道晶體管。而且，圖12的電路不同于圖8和11的電路之處在于，具有該閾值電壓 的器件是低電壓晶體管，而開關(guān)QO則是更大的高電壓晶體管。該器件與開關(guān)QO是不同類 型的晶體管這一事實(shí)使得使DNVDIC 50的閾值電壓跟蹤開關(guān)QO的閾值有些困難。在其跟 蹤開關(guān)QO的閾值電壓變化的能力方面，相信圖8和11的電路的DNVDIC優(yōu)于圖12電路的 DNVDIC。然而，盡管相對于較佳實(shí)施例而言存在這些困難，該實(shí)施例仍在某些應(yīng)用中提供優(yōu) 于現(xiàn)有技術(shù)的優(yōu)點(diǎn)。圖13是第四實(shí)施例的示意圖。在第四實(shí)施例中，開關(guān)電源控制器集成電路41包括 兩個DNVDIC電路50和57。上拉DNVDIC 57與下拉DNVDIC 50對稱并互補(bǔ)。下拉DNVDIC 50在高-低VDN轉(zhuǎn)變中如上文所述以初始低阻抗、隨后以較高中等范圍阻抗在驅(qū)動節(jié)點(diǎn)54 上進(jìn)行下拉，上拉DNVDIC 57則在低-高VDN轉(zhuǎn)變中以初始低阻抗、隨后以較高中等范圍阻 抗在驅(qū)動節(jié)點(diǎn)54上進(jìn)行上拉。當(dāng)輸入信號SIN在轉(zhuǎn)變之前具有高數(shù)字邏輯電平時，P溝道 晶體管Q4關(guān)斷并且不導(dǎo)電。因此稱DNVDIC 57以高阻抗將驅(qū)動節(jié)點(diǎn)54耦接到電源端子。 然后，當(dāng)輸入信號SIN從高數(shù)字邏輯電平轉(zhuǎn)變到低數(shù)字邏輯電平時，P溝道晶體管Q4導(dǎo)通。 電流同時流經(jīng)第一電流路徑和第二電流路徑。第一電流路徑是從電源端子48經(jīng)晶體管Q4、 二極管接法的晶體管Q3和電阻器R3到達(dá)驅(qū)動節(jié)點(diǎn)54。第二電流路徑是從電源端子48經(jīng) 晶體管Q4和電阻器R4到達(dá)驅(qū)動節(jié)點(diǎn)54。假定晶體管Q4和Q3的漏極-源極電阻遠(yuǎn)小于電 阻R3和R4，則電源電壓端子48和驅(qū)動節(jié)點(diǎn)54之間的DNVDIC阻抗是并聯(lián)的電阻器R3和R4 的等效電阻。該值由(R3*R4)/R3+R4給出，并且在此處被稱為“低阻抗”。由于通過第一和 第二電流路徑對開關(guān)QO的柵極電容進(jìn)行充電，節(jié)點(diǎn)54上的電壓VDN繼續(xù)升高。充電速率 相對較快。然后，當(dāng)電壓VDN達(dá)到端子48上電源電壓VIN的一倍閾值電壓時，在二極管接 法的晶體管Q3兩端不再存在閾值電壓降。二極管接法的晶體管Q3關(guān)斷并且變?yōu)楦咦杩梗?從而使電流停止流過第一電流路徑。因此，DNVDIC 57的阻抗為第二電流路徑中電阻器R4 的電阻。此更大的電阻在此處被稱為“中等范圍阻抗”。柵極53繼續(xù)通過該中等范圍阻抗 進(jìn)行充電，直到柵極電壓達(dá)到端子48上的VIN為止。在低-高轉(zhuǎn)變的結(jié)束部分中通過較高中等范圍阻抗對柵極進(jìn)行充電會減小電壓 VDN的上升速率，并有助于避免當(dāng)開關(guān)SO接通時電壓VSW向下轉(zhuǎn)變的情況下在開關(guān)節(jié)點(diǎn)55上出現(xiàn)高的dV/dT和振鈴。請注意在開關(guān)節(jié)點(diǎn)55上的高-低VSW轉(zhuǎn)變結(jié)束時，圖9所示 VSW波形中的振鈴62。DNVDIC 57會減輕或消除此種振鈴62。并非波形VDN的上升沿具有 如圖9所示的單個較大斜率，而是如果使用DNVDIC 57，則低-高VDN轉(zhuǎn)變將具有初始較陡 部分、然后是不太陡的結(jié)束部分?？赏ㄟ^改變器件Q3 JfDNVDIC 57的阻抗從其低上拉阻抗 變?yōu)槠渲械确秶侠杩箷r的驅(qū)動節(jié)點(diǎn)電壓設(shè)定為所期望的電壓。例如，可采用多個串聯(lián) 連接的二極管接法的晶體管。圖14是第五實(shí)施例的示意圖。在第五實(shí)施例中，DNVDIC 50和DNVDIC 57均為如 在上文結(jié)合圖11所示出和描述的DNVDIC 50的布局。DNVDIC 57是下拉阻抗DNVDIC 50的 上拉阻抗型式。圖15是第六實(shí)施例的圖。在第六實(shí)施例中，DNVDIC 50和DNVDIC 57均為如在上 文結(jié)合圖12所示出和描述的DNVDIC 50的布局。DNVDIC 57是下拉阻抗DNVDIC 50的上拉 阻抗型式。圖16是D類開關(guān)放大器100的圖，D類開關(guān)放大器100包括兩個新穎的DNVDIC 101 和 102。盡管上文結(jié)合某些實(shí)例性實(shí)施例描述本實(shí)用新型，本實(shí)用新型 并不限于這些實(shí)例 性實(shí)施例。盡管在以上實(shí)施例中將電阻器顯示為在第一和第二電流路徑中與晶體管串聯(lián)設(shè) 置，然而在某些實(shí)施例中不存在這些電阻器。而是，使晶體管的漏極-源極導(dǎo)通電阻等于電 阻器的電阻，而不在實(shí)際電路中提供電阻器。當(dāng)晶體管導(dǎo)通并且導(dǎo)電時，晶體管的導(dǎo)通電阻 即提供電流路徑的電阻。通過正確確定晶體管(例如圖11所示實(shí)施例中的晶體管Q2和Q3) 的規(guī)格以使其具有恰當(dāng)?shù)穆O-源極導(dǎo)通電阻，“低阻抗”和“中等范圍阻抗”均被設(shè)定為所 期望的阻抗值并且無需提供串聯(lián)電阻器(例如電阻器Rl和R2)。盡管上述新穎DNVDIC電 路利用兩個平行電流路徑，DNVDIC也可采用多于兩個平行電流路徑，以使DNVDIC所表現(xiàn)出 的輸出阻抗具有不止上述三個驅(qū)動節(jié)點(diǎn)電壓相關(guān)阻抗值(高輸出阻抗、中等范圍輸出阻抗 和低輸出阻抗)。盡管上文結(jié)合驅(qū)動一開關(guān)電源中的開關(guān)來解釋DNVDIC，DNVDIC也可應(yīng)用于驅(qū)動 其它電路。例如，DNVDIC可用于例如以能避免信號線上出現(xiàn)振鈴的方式將信號驅(qū)動到信號 線上。該新穎DNVDIC所驅(qū)動的器件不必為普通的場效應(yīng)晶體管，而是可以為另一類型的器 件，例如DMOS晶體管、IGBT或普通的雙極晶體管。在本專利文件中所用的術(shù)語“閾值電壓” 寬泛地適用于描述不只是二極管接法的場效應(yīng)晶體管(參見圖8的晶體管Ql)、而且是其 它半導(dǎo)體器件(例如普通PN結(jié)或二極管接法的雙極結(jié)晶體管)的導(dǎo)通所需的電壓?？衫?用體效應(yīng)(body effect)調(diào)整使DNVDIC從其低輸出阻抗變?yōu)橹械确秶敵鲎杩沟念A(yù)定電 壓。并非使用二極管接法的晶體管，而是采用晶體管并將本體連接到電壓上。利用電壓的 大小來設(shè)定和/或調(diào)整晶體管的閾值電壓，以使預(yù)定電壓為所期望的值。相應(yīng)地，可在不脫 離權(quán)利要求所述本實(shí)用新型范圍的條件下對所述實(shí)施例的各種特征實(shí)施各種修改、改動和 組合。
權(quán)利要求一種開關(guān)電源控制器，其特征在于，其包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié)點(diǎn)；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)一二極管延伸到一晶體管的漏極、再經(jīng)所述晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述晶體管的柵極被耦接成從所述輸入信號節(jié)點(diǎn)接收所述輸入信號；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)相當(dāng)大的電阻延伸到所述晶體管的漏極、再經(jīng)所述晶體管延伸到所述第一電源節(jié)點(diǎn)。
2.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于1)如果所述驅(qū)動節(jié)點(diǎn)上的電壓高于所述二極管的閾值電壓并且如果所述輸入信號具 有第二數(shù)字邏輯電平，則一第一電流流經(jīng)所述第一電流路徑，并且一第二電流流經(jīng)所述第 二電流路徑，使得所述第一電流路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源 節(jié)點(diǎn)之間形成相對低阻抗的耦合；而2)如果所述驅(qū)動節(jié)點(diǎn)上的電壓低于所述二極管的閾值電壓并且如果所述輸入信號具 有所述第二數(shù)字邏輯電平，則實(shí)質(zhì)上沒有電流流經(jīng)所述第一電流路徑，使得所述第一電流 路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成中等范圍阻抗的 耦合；而3)如果所述輸入信號具有第一數(shù)字邏輯電平，則所述晶體管不導(dǎo)電，并且實(shí)質(zhì)上沒有 電流在所述第一電流路徑或所述第二電流路徑中流動，使得所述第一電流路徑和所述第二 電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成相對高阻抗的耦合。
3.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于，所述二極管是一二極管接法的晶體管。
4.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于，所述第一電源節(jié)點(diǎn)是一接地節(jié) 點(diǎn)，并且其中所述輸入信號的低-高電壓轉(zhuǎn)變引起所述驅(qū)動節(jié)點(diǎn)上的高-低電壓轉(zhuǎn)變。
5.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于，所述第一電源節(jié)點(diǎn)是一電源電 壓節(jié)點(diǎn)，并且其中所述輸入信號的高-低電壓轉(zhuǎn)變引起所述驅(qū)動節(jié)點(diǎn)上的低-高電壓轉(zhuǎn)變。
6.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于，其還包括一場效應(yīng)晶體管，具有柵極、漏極和源極，其中所述柵極耦接到所述驅(qū)動節(jié)點(diǎn)，并且所 述場效應(yīng)晶體管對流經(jīng)開關(guān)電源的電感器的電流進(jìn)行開關(guān)。
7.如權(quán)利要求6所述的開關(guān)電源控制器，其特征在于，所述二極管是一二極管接法的 高電壓晶體管，所述場效應(yīng)晶體管是一高電壓晶體管，并且所述晶體管是一低電壓晶體管。
8.如權(quán)利要求1所述的開關(guān)電源控制器，其特征在于，在所述第一電流路徑中于所述 驅(qū)動節(jié)點(diǎn)和所述二極管之間設(shè)置電阻器。
9.一種開關(guān)電源控制器，其特征在于，其包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié)點(diǎn)；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)二極管延伸到一第一晶體管的漏極、再經(jīng)所述第一晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述第一晶體管的柵極被耦接成從所述輸入信號 節(jié)點(diǎn)接收輸入信號；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)相當(dāng)大的電阻延伸到一第二晶體管的漏極、再經(jīng) 所述第二晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述第二晶體管的柵極耦接到所述第一晶 體管的柵極。
10.如權(quán)利要求9所述的開關(guān)電源控制器，其特征在于1)如果所述驅(qū)動節(jié)點(diǎn)上的電壓高于所述二極管的閾值電壓并且如果所述輸入信號具 有第二數(shù)字邏輯電平，則一第一電流流經(jīng)所述第一電流路徑，并且一第二電流流經(jīng)所述第 二電流路徑，使得所述第一電流路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源 節(jié)點(diǎn)之間形成相對低阻抗的耦合；而2)如果所述驅(qū)動節(jié)點(diǎn)上的電壓低于所述二極管的閾值電壓并且如果所述輸入信號具 有所述第二數(shù)字邏輯電平，則實(shí)質(zhì)上沒有電流流經(jīng)所述第一電流路徑，使得所述第一電流 路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成中等范圍阻抗的 耦合；而3)如果所述輸入信號具有第一數(shù)字邏輯電平，則所述第一和第二晶體管不導(dǎo)電，并且 實(shí)質(zhì)上沒有電流在所述第一電流路徑或所述第二電流路徑中流動，使得所述第一電流路徑 和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成相對高阻抗的耦合。
11.一種開關(guān)電源控制器，其特征在于，其包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié)點(diǎn)，其中在所述輸入節(jié)點(diǎn)上存在輸入信號；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)延伸到第一導(dǎo)電率類型的第一晶體管的源極、經(jīng)所 述第一晶體管延伸到所述第一晶體管的漏極、再延伸到所述第一電源節(jié)點(diǎn)，其中所述第一 晶體管的柵極被耦接成接收所述輸入信號的反相型式；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)延伸到第二導(dǎo)電率類型的第二晶體管的漏極、經(jīng)所 述第二晶體管延伸到所述第二晶體管的源極、再延伸到所述第一電源節(jié)點(diǎn)，其中所述第二 晶體管的柵極被耦接成接收所述輸入信號。
12.如權(quán)利要求11所述的開關(guān)電源控制器，其特征在于1)如果所述驅(qū)動節(jié)點(diǎn)上的電壓高于所述第一晶體管的閾值電壓并且如果所述輸入信 號具有第二數(shù)字邏輯電平，則第一電流流經(jīng)所述第一電流路徑，并且第二電流流經(jīng)所述第 二電流路徑，使得所述第一電流路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源 節(jié)點(diǎn)之間形成相對低阻抗的耦合；而2)如果所述驅(qū)動節(jié)點(diǎn)上的電壓低于所述第一晶體管的閾值電壓并且如果所述輸入信 號具有所述第二數(shù)字邏輯電平，則實(shí)質(zhì)上沒有電流流經(jīng)所述第一電流路徑，使得所述第一 電流路徑和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成中等范圍阻 抗的耦合；而3)如果所述輸入信號具有第一數(shù)字邏輯電平，則所述第一和第二晶體管不導(dǎo)電，并且 實(shí)質(zhì)上沒有電流在所述第一電流路徑或所述第二電流路徑中流動，使得所述第一電流路徑 和所述第二電流路徑在所述驅(qū)動節(jié)點(diǎn)和所述第一電源節(jié)點(diǎn)之間形成相對高阻抗的耦合。
13.如權(quán)利要求11所述的開關(guān)電源控制器，其特征在于，所述第一晶體管是P溝道晶體 管，所述第二晶體管是N溝道晶體管，所述第一晶體管的漏極被電阻性地耦接到所述第一 電源節(jié)點(diǎn)，所述第二晶體管的漏極被電阻性地耦接到所述驅(qū)動節(jié)點(diǎn)，并且所述第一電源節(jié) 點(diǎn)是接地節(jié)點(diǎn)。
14.如權(quán)利要求11所述的開關(guān)電源控制器，其特征在于，所述第一電源節(jié)點(diǎn)是接地節(jié) 點(diǎn)，并且所述輸入信號的低_高電壓轉(zhuǎn)變引起所述驅(qū)動節(jié)點(diǎn)上的高_(dá)低電壓轉(zhuǎn)變。
15.如權(quán)利要求11所述的開關(guān)電源控制器，其特征在于，所述第一電源節(jié)點(diǎn)是電源電 壓節(jié)點(diǎn)，其中所述第一晶體管是N溝道晶體管，所述第二晶體管是P溝道晶體管，如果所述 第一晶體管導(dǎo)電，則第一電流經(jīng)由所述第一電流路徑從所述第一電源節(jié)點(diǎn)流到所述驅(qū)動節(jié) 點(diǎn)，如果所述第二晶體管導(dǎo)電，則第二電流經(jīng)由所述第二電流路徑從所述第一電源節(jié)點(diǎn)流 到所述驅(qū)動節(jié)點(diǎn)，并且所述輸入信號的低_高電壓轉(zhuǎn)變引起所述驅(qū)動節(jié)點(diǎn)上的高_(dá)低電壓 轉(zhuǎn)變。
16.如權(quán)利要求11所述的開關(guān)電源控制器，其特征在于，其還包括一場效應(yīng)晶體管，具有柵極、漏極和源極，所述柵極耦接到所述驅(qū)動節(jié)點(diǎn)，并且其中所 述場效應(yīng)晶體管對流經(jīng)開關(guān)電源的電感器的電流進(jìn)行開關(guān)。
17.—種電路，其特征在于，其包括一場效應(yīng)晶體管，具有一柵極；一接地節(jié)點(diǎn)；和用于當(dāng)所述柵極上的電壓高于一預(yù)定電壓時通過將所述柵極經(jīng)相對低的下拉阻抗初 始地耦接到所述接地節(jié)點(diǎn)來引起所述柵極上的高_(dá)低電壓轉(zhuǎn)變的裝置，并且所述裝置還用 于在所述柵極上的所述電壓下降到所述預(yù)定電壓以下時增大所述下拉阻抗，所述下拉阻抗 的所述增大是在不利用比較器和不利用單觸發(fā)電路的情況下實(shí)施。
18.如權(quán)利要求17所述的電路，其特征在于，所述裝置包括所述柵極和所述接地節(jié)點(diǎn) 之間的電流路徑，在所述電流路徑中設(shè)置二極管，并且當(dāng)所述柵極上的所述電壓下降到所 述預(yù)定電壓以下時，所述二極管不再承受正向偏壓并且停止所述電流路徑中的電流流動。
19.如權(quán)利要求17所述的電路，其特征在于，所述裝置包括所述柵極和所述接地節(jié)點(diǎn) 之間的電流路徑，在所述電流路徑中設(shè)置P溝道晶體管，并且當(dāng)所述柵極上的所述電壓下 降到所述預(yù)定電壓以下時，所述P溝道晶體管兩端的柵極-源極電壓下降到所述P溝道晶 體管的閾值電壓以下，以使所述P溝道晶體管變得不導(dǎo)電并且停止所述電流路徑中的電流 流動。
20.如權(quán)利要求17所述的電路，其特征在于，所述裝置不包括大于三個的晶體管數(shù)量。
21.如權(quán)利要求17所述的電路，其特征在于，所述裝置包括具有第一電阻Rl的第 一電阻性元件和具有第二電阻R2的第二電阻性元件，所述相對低的下拉阻抗近似等于 (R1*R2)/R1+R2，當(dāng)所述柵極上的所述電壓下降到所述預(yù)定電壓以下時，所述裝置具有中等 范圍的阻抗，并且所述中等范圍的阻抗近似等于R2。
22.如權(quán)利要求17所述的電路，其特征在于，所述電路為開關(guān)電源控制器集成電路。
23.如權(quán)利要求17所述的電路，其特征在于，所述電路為D類開關(guān)放大器。
專利摘要本實(shí)用新型公開了一種開關(guān)電源控制器及電路，可以實(shí)現(xiàn)使開關(guān)電源控制器的驅(qū)動器電路在轉(zhuǎn)變的初始部分中以低輸出阻抗在轉(zhuǎn)變中驅(qū)動開關(guān)的柵極，并接著在轉(zhuǎn)變的其余部分中以中等范圍的輸出阻抗驅(qū)動開關(guān)的柵極。該開關(guān)電源控制器包括一驅(qū)動節(jié)點(diǎn)；一輸入信號節(jié)點(diǎn)；一第一電源節(jié)點(diǎn)；一第一電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)一二極管延伸到一晶體管的漏極、再經(jīng)所述晶體管延伸到所述第一電源節(jié)點(diǎn)，其中所述晶體管的柵極被耦接成從所述輸入信號節(jié)點(diǎn)接收所述輸入信號；和一第二電流路徑，從所述驅(qū)動節(jié)點(diǎn)經(jīng)相當(dāng)大的電阻延伸到所述晶體管的漏極、再經(jīng)所述晶體管延伸到所述第一電源節(jié)點(diǎn)。
文檔編號H05B37/00GK201571221SQ20092015334
公開日2010年9月1日 申請日期2009年6月16日 優(yōu)先權(quán)日2008年6月18日
發(fā)明者蓋瑞·邁克爾·赫茲, 鄭克惠, 龔大偉 申請人:技領(lǐng)半導(dǎo)體(上海)有限公司;技領(lǐng)半導(dǎo)體股份有限公司