專利名稱：快速修正誤差的切普時鐘恢復裝置的制作方法
技術領域：
本發(fā)明涉及一種電通訊技術領域擴頻通信技術的調制與解調技術、相關接收技術以及鎖相環(huán)技術中的時鐘恢復跟蹤裝置，特別是涉及一種直接序列擴頻移相鍵控(BPSK/QPSK)通信接收機的快速修正誤差的切普時鐘恢復裝置。
目前擴頻通信技術已日趨成熟，并已獲得廣泛的應用。直接序列擴頻通信是較為普遍的擴頻方式，其接收機中的偽碼捕獲與跟蹤是最為重要的一環(huán)，其與切普時鐘的恢復是密切相關的，特別是對于偽碼跟蹤而言，需要對接收機中用以產生切普時鐘(chip Clock)的VCO(壓控振蕩器)提供實時快速的調節(jié)誤差，使接收機的切普時鐘達到與發(fā)射機的切普時鐘良好的同步，從而為正確的解擴和判決數(shù)據(jù)輸出創(chuàng)造條件。
現(xiàn)有的切普時鐘恢復裝置，是通過相關的接收器在每符號(Symbol)產生一個誤差信號去調節(jié)VCO。由于切普時鐘的速率是數(shù)據(jù)符號速率的L倍，該速率倍數(shù)L一般為從幾十到幾百倍，甚至更大；當速率倍數(shù)L較小時，相關接收器的輸出受噪聲影響較大，使調節(jié)誤差受噪聲影響；而當速率倍數(shù)L較大時，切普時鐘的調節(jié)實時性較差，誤差調節(jié)慢，切普跟蹤比較粗糙。因此無論速率倍數(shù)L大小，切普時鐘的好壞對輸出數(shù)據(jù)的誤碼性能都有直接的影響。
直接序列擴頻通信技術，是將待傳輸?shù)臄?shù)據(jù)信息調制在偽隨機序列(PN)上，即用一個PN序列代表信息比特“0”，而用其反碼來表示信息比特“1”，這就是直接序列的擴頻過程。將擴頻后的序列進行BPSK/QPSK調制，產生中頻(IF)信號，再通過射頻設備發(fā)射出去。在接收端，經射頻接收設備后得到中頻(IF)信號，進行下變頻、匹配濾波(或差分解調)及積分清洗等過程，產生數(shù)據(jù)判決輸出。其中，BPSK/QPSK解調在匹配濾波(或差分解調)環(huán)節(jié)一并完成。接收機中的下變頻需載波同步，其它后續(xù)過程離不開切普時鐘同步。在接收機中有一個關鍵的部分--相關器，其將本地PN序列與發(fā)送端的發(fā)送的PN序列進行相關運算，在相關峰值時刻給出各部分所需的控制信息，如切普誤差、匹配濾波器的同步信息以及數(shù)據(jù)判決時刻等。
現(xiàn)有的直接序列擴頻通信產品，其均是大致采用上述技術。如美國Zilog公司的Z2000擴頻通信芯片，其在QPSK方式下，跟蹤能力最大為數(shù)據(jù)速率的1/4。以美國Qualcomm為代表的IS-95CDMA(碼分多址)標準也采用直接序列擴頻技術。
相關技術是擴頻接收的核心技術，大多是采用滑動相關法。本地PN序列存放在固定的寄存器中，輸入序列按采樣速率逐點進入與本地序列相同長度的移位寄存器中，當輸入序列采用與本地相同的PN碼調制且移入寄存器后與本地PN碼對準時，相關器將輸出一個最大值(即峰值Peak Value)；當兩序列不對準有偏離時，相關值很小。因此可以通過相關值的大小來判斷PN序列同步情況，產生誤差信號通過鎖相環(huán)路控制VCO，調節(jié)觸發(fā)移位寄存器的切普時鐘，使本地序列與接收序列完全對準，進而解出數(shù)據(jù)信息。該相關器可以串行或并行來實現(xiàn)。
上述現(xiàn)有的直接序列擴頻BPSK/QPSK通信接收機的時鐘恢復裝置由于采用每符號產生一次誤差控制VCO的方法，所以其存在有控制頻度不高、時鐘恢復不快及影響解調性能等的缺陷。由此可見，上述現(xiàn)有的直接序列擴頻BPSK/QPSK通信接收機的時鐘恢復裝置仍存在有諸多的缺陷，而丞待加以改進。
有鑒于上述現(xiàn)有的切普時鐘恢復裝置存在的弊端，本發(fā)明人基于豐富的技術工作實務經驗及其專業(yè)知識，經過不斷的研究、設計，并經反復試作樣品及改進后，終于創(chuàng)設出本發(fā)明。
本發(fā)明的主要目的在于，克服上述現(xiàn)有的切普時鐘恢復裝置所存在的缺陷，而提供一種直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，使其對于偽碼跟蹤對接收機中用以產生切普時鐘(chipClock)的VCO(壓控振蕩器)提供實時快速的調節(jié)誤差，使接收機的切普時鐘可達到與發(fā)射機的切普時鐘良好的同步，從而可為正確的判決數(shù)據(jù)輸出創(chuàng)造條件，而使相關接收器的輸出受噪聲影響較小，使切普時鐘的調節(jié)實時性較好，切普跟蹤比較快，從而可以獲取良好的切普時鐘，改善誤碼性能。
本發(fā)明的另一目的在于，提供一種直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，使其在接收機中加入一閘門電路及其配套電路，在每符號時間內對VCO調節(jié)若干次，從而可提高時鐘誤差的修正速度，增加跟蹤能力。
本發(fā)明的目的是由以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，設有固定相關器、VCO控制回路及L計數(shù)器，其特征在于其包括固定相關器、移動相關器、VCO控制回路、閘門電路、數(shù)據(jù)反饋支路及L計數(shù)器等部分，其中該固定相關器及移動相關器，是兩個對稱結構的X相關器，固定相關器捕獲輸入信號中的PN序列，實現(xiàn)切普時鐘的粗同步；該X相關器，為對稱結構，消除了載波相位偏差對切普同步的影響；其切普時鐘的修正誤差不僅來自固定相關器，而且更多的修正來自于移動相關器，能夠快速修正、恢復和跟蹤；該VCO控制回路，為壓控振蕩器環(huán)路；該閘門電路，受移動相關器的峰值輸出控制，輸出高速脈沖流驅動移動相關器動作；該數(shù)據(jù)反饋支路，消除接收信號中的調制信息對移動相關器輸出的影響；該L計數(shù)器，為L分頻，產生數(shù)據(jù)解調所需的時鐘；A/D轉換器后下變頻后的數(shù)字基帶擴頻信號I和Q送入固定相關器，并送入反饋支路，反饋支路的輸出Id和Qd送入移動相關器；固定相關器和移動相關器產生的誤差相加后作為VCO環(huán)路的輸入，VCO環(huán)路的輸出為切普時鐘，供給固定相關器和移動相關器，同時供給L計數(shù)器產生數(shù)據(jù)時鐘輸出，L計數(shù)器的復位受固定相關器峰值脈沖控制；移動相關器的峰值脈沖送閘門電路，閘門電路的輸出供給移動相關器；上述結構相組合，構成本發(fā)明直接序列擴頻通信接收機的切普時鐘恢復裝置。
本發(fā)明的目的還可以通過以下技術措施來進一步實現(xiàn)。
前述的快速修正誤差的切普時鐘恢復裝置，其切普時鐘恢復裝置的信號工作流程及電路連接關系如下下變頻后的信號IB和QB經A/D變換后成為數(shù)字信號I，即I
)和Q(即Q
)送入固定相關器的信號輸入端；該本地序列發(fā)生器，其輸出PNI和PNQ連接至本地序列PNI和PNQ輸出端；該VCO環(huán)路，其輸出MAINCLK連接至時鐘輸入端；輸出Xoutf是固定相關輸出，其連接到VCO環(huán)路1XCOROUT
輸入端，作為VCO的誤差源之一，同時該信號連接到L計數(shù)器的輸入端，作為該L計數(shù)器清零之用；該信號的最高有效位還和移動相關器的RESTART端相連，作為移動相關器中的本地序列定位之用；該固定相關器其輔助電路中，MAINCLK輸入時鐘經L，此處L=192，分頻產生的IQDMP輸出作為切普時鐘輸出；數(shù)字信號I
和Q
經固定相關器的FIFO的延遲線后，得到一符延遲后的IDD
和QDD
信號，連接到DELAYI
和DELAYQ
反饋支路的數(shù)據(jù)輸入端，在這里與判決輸出后的數(shù)據(jù)比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信號中的調制信息，其輸出ID
和QD
送入移動相關器；該移動相關器的本地移動序列發(fā)生器，其輸出PNIM和PNQM作為移動相關器的本地移動序列的輸入PNIM和PNQM；該移動相關器的輸出XOUTM連到VCO環(huán)路的2XCOROUT
輸入端，作為VCO的另一誤差源；該信號的最高有效位同時連接到閘門電路的輸入端，作為其啟動脈沖；該閘門電路的輸出信號為高速脈沖串HIGHSPEEDPULSES，其連接到移動序列發(fā)生器的輸入端；移動相關器的輸出2XCOROUT
和固定相關器的輸出2XCOROUT
在誤差提取電路中形成VCO所需的誤差信號，VCO的輸出MAINCLK經L分頻后產生IQDMP，該IQDMP時鐘即為經快速修正過的切普時鐘。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的固定相關器其將兩個輸入信號與本地固定序列分別相關，再將兩個相關結果平方后相加，相加的結果作為固定相關器的輸出，消除下變頻載波相位誤差對相關值的影響；該固定相關器，其包括兩個信號移位寄存器、一個或兩個PN序列存放器、兩個相關運算器、兩個平方器、一個加法器及一個門限比較器；輸入信號I和Q分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地PN序列的每一位進行相關運算，相關運算的輸出送入平方器，二個平方器的輸出相加，和值送門限比較器，此和值超過設定的門限就輸出，該輸出即為固定相關器的輸出Xoutf。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的移動相關器將兩個輸入信號與本地移動序列分別相關，再將該兩個相關結果平方后相加，相加的結果作為移動相關器的輸出，消除下變頻載波相位誤差對相關值的影響；該移動相關器，包括兩個移位寄存器、一個或兩個可移動的PN序列存放器、兩個相關運算器、兩個平方器、一個加法器以及一個門限比較器；輸入信號Id和Qd分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地可移動的PN序列的每一位進行相關運算，即對應相乘，并將所有相乘結果加起來，相關運算的輸出送入平方器，兩個平方器的輸出相加，和值送門限比較器，如果此和值超過設定的門限就輸出，該輸出即為移動相關器的輸出Xoutm；移動相關器中的本地PN序列存放器的復位受固定相關器峰值脈沖的控制。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的固定相關器其輸入信號的移位寄存器是8比特并行的移位寄存器，每輸入一個信號采樣點，相關器將移位寄存器內容與本地PN序列進行一次長為L的相關運算，即將移位寄存器每一單元內容與本地PN序列的每個比特相乘并累加，輸出一個相關值；固定相關器中的每個相關器包含L個乘法器和L個累加器，每輸入一個采樣點，累加器取一次值并清零；在BPSK擴頻通信方式，固定相關器的本地PN序列只有一個，而在QPSK擴頻通信方式，與發(fā)送端相一致，可以有不同的兩個本地PN序列。兩路輸入分別與兩個本地PN序列相關。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的固定相關器其電路連接結構如下兩個移位寄存器分別由U2-U7和U22-U27FIFO(74F433)所組成；兩個相關器由單片累加器STEL-2410(U9)及U11-U14組成的輔助電路構成；兩個平方器、一個加法器和一個門限比較器由單片TMC2249A(U8)承擔；數(shù)字信號I
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器，即U3→U2→U4，U6→U5→U7，數(shù)字信號Q
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNI和PNQ送入相關器U9，在主時鐘MAINCLK的作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出1XCOROUT
即為固定相關器的輸出Xoutf；每輸入一次采樣點I
和Q
，U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算；每進行一次相乘相加，信號移位寄存器循環(huán)移位一次；U11-U14完成192計數(shù)功能，保證使輸入的信號與本地序列進行192次相乘相加后，輸出一次結果。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的固定相關器其具體電路信號連接結構如下I
連接到U17、U18的2、5、11、14腳，Q
連接到U28、U29的2、5、11、14腳；MAINCLK連接到U11、U12的2腳，U3、U6、U23、U26的2腳，U9的14腳；PNI及PNQ分別連接到U9的17、55腳；QDMP是U14A的輸出，連接到U11、U12的1腳，U17、U18、U28、U29的1腳，U9的31、40腳，U8的1腳，最后輸出；U4、U7的18、19、20、21組成8位數(shù)據(jù)總線，U24、U27的18、19、20、21組成8位數(shù)據(jù)總線，分別連接到U9的IDD
(1、3、4、5、6、7、8、9腳)和QDD
(60、61、62、64、65、66、68腳)；U9的IOUT
(27、26、25、24、23、22、20、18腳)，分別連接到U8的B[4:11](38、39、40、41、43、44、45、47腳)和A[4:11](55、54、53、52、51、50、49、48腳)；U9的QOUT
(44、45、46、47、48、49、50、51腳)，分別連接到U8的D[4:11](111、110、109、108、107、105、104、103腳)和C[4:11](94、95、96、97、98、99、100、101腳；數(shù)字門限電平THRES
連接于U8的CAS
(82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66腳)；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出1XCOROUT[8:15]。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的移動相關器其電路連接結構如下兩個移位寄存器分別由U2-U7和U22-U27FIFO(74F433)組成；兩個相關器由單片累加器STEL-2410(U9)以及U11-U14組成的輔助電路構成；PNI序列和PNQ序列即為PNIM和PNQM序列；兩個平方器、一個加法器及一個門限比較器由單片TMC2249A(U8)承擔；數(shù)字信號ID
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器即U3→U2→U4,U6→U5→U7，數(shù)字信號QD
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNIM和PNQM送入相關器U9，在主時鐘MAINCLK的作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出2XCOROUT
即為固定相關器的輸出Xoutm；每輸入一次采樣點ID
和QD
，U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算；每進行一次相乘相加，信號移位寄存器循環(huán)移位一次；U11-U14完成192計數(shù)功能，保證使輸入信號與本地序列進行192次相乘相加后，輸出一次結果；前述的移動相關器與固定相關器的結構基本相同，不同之處在于固定相關器的本地PN序列(長度=64)相對于輸入信號是固定不動的，即PNI和PNQ的移位時鐘為PNCLK；移動相關器的本地序列相對于輸入信號是突發(fā)性快速移動的，即PNIM和PNQM的移位時鐘為PNCLKM。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的移動相關器其具體電路連接結構如下移動相關器中的PN碼產生電路、移動相關器中的信號連接關系與固定相關器中的PN碼產生電路、固定相關器中的信號連接電路結構關系基本相同，其不同點如下ID
代I
，QD
代Q
；PNIM、PNQM分別代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出2-XCOROUT[8:15]。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的VCO環(huán)路其誤差信號來自固定相關器產生的誤差和移動相關器產生的誤差之和；該VCO環(huán)路，其包括有一個加法器、一個三級移位寄存器、一個減法器、一個D/A轉換器、一個低通濾波器及一個壓控振蕩器VCO；該固定相關器的輸出信號Xoutf和移動相關器的輸出信號Xoutm相加后送入三個移位寄存器，將左、右兩寄存器的輸出相減，再送入低通濾波器，其輸出作為VCO的電壓控制輸入，該VCO的輸出即為恢復的切普時鐘；該時鐘供固定相關器和移位相關器中的移位寄存器的移位時鐘，還供給VCO環(huán)路中的三級移位寄存器的移位時鐘，以及提供接收機中解擴匹配濾波器和數(shù)據(jù)解調所需的時鐘。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的VCO環(huán)路其三級移位寄存器是8位并行移位寄存器，左右兩寄存器單元的值相減作為VCO的控制誤差，當后接的低通濾波器為模擬濾波器時，需在減法器和濾波器間插入數(shù)模轉換器(即D/A)，當為全數(shù)字實現(xiàn)時，無需D/A轉換器。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的VCO環(huán)路其電路連接結構如下1XCOROUT
(即Xoutf)及其反向信號，在T1(左)和T3(右)時刻鎖入U11、U12的鎖存器中，并在U9、U10構成的加法器中相加，1DA
實質上是固定相關器的輸出在左、右兩時刻的誤差；同樣地，2XCOROUT
(即Xoutm)及其反向信號，在T1(左)和T3(右)時刻鎖入U16、U17的鎖存器中，并在U14、U15構成的加法器中相加，2DA
實質上是移動相關器的輸出在左右兩時刻的誤差；這兩個誤差經U1和U2(DAC08)轉換為模擬信號，并在U3和U4A中相加，經R13和C8組成的低通濾波器后送VCO U5(MC1648)；上述電路實現(xiàn)了Xoutf和Xoutm相加，移入左、中、右寄存器，并將左、右兩寄存器值相減，再D/A轉換，低通濾波，直至VCO控制等VCO環(huán)路全過程；T1、T2、T3三個時刻的脈沖，其由U6(74161)、U7(7404)及U8(7432)邏輯電路構成，其輸入信號是移動相關器的峰值信號2XCOROUT15和切普時鐘IQDMP，即當移動相關器出現(xiàn)峰值時，記下第一、第二、第三個超過閾值的脈沖位置。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的VCO環(huán)路其具體電路連接結構如下T1接到U11、U16的11腳，T3接到U12、U17的11腳；1XCOROUT
連接到U11的D
(2、3、4、5、6、7、8、9腳)、U7、U13的輸入端；2XCOROUT
連接到U16的D
(2、3、4、5、6、7、8、9腳)、U18、U13的輸入端；U9和U10的輸出S[1:4](4、1、13、10腳)組成8位數(shù)據(jù)總線，U14和U15的輸出S[1:4]組成8位數(shù)據(jù)總線，分別連接到U1、U2的B[1:8](9、10、11、12、13、14、15、16腳)；U5的OUT(3腳)連接到輸出MAINCLK。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的閘門電路其在啟動脈沖控制下產生一串高速脈沖，該閘門電路包括一個閘門、一個計數(shù)器、一個振蕩器(OSC)、一個脈沖展寬器以及一個觸發(fā)器；該閘門電路在啟動脈沖控制下，輸出M個脈沖串，M是設定的計數(shù)器的最大計數(shù)值；啟動脈沖打開閘門，允許振蕩器OSC的時鐘通過閘門，同時計數(shù)器對通過閘門的時鐘周期數(shù)進行計數(shù)，當計數(shù)器計滿M時關閉閘門，直到下一個啟動脈沖的到來才再一次打開閘門。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的閘門電路其中振蕩器OSC的振蕩頻率高于切普時鐘頻率，可使振蕩器的振蕩頻率等于切普時鐘頻率的兩倍；其啟動脈沖為移動相關器的峰值脈沖，該脈沖經展寬后為高電平送給一“與門”，OSC的輸出也送入該“與門”，“與門”的輸出送M計數(shù)器，計滿后進位信號觸發(fā)一觸發(fā)器，由高電平跳轉為低電平，該電平送入“與門”封閉其輸出，即閘門電路輸出M個高速脈沖就停止，直到下一次移動相關器的峰值脈沖的到來；上述觸發(fā)器的輸出狀態(tài)在移動相關器的峰值時刻被置高；計數(shù)器的最大計數(shù)值M的設置決定了切普時鐘誤差的修正速度，M越大修正越慢，反之，M越小修正越快；M最小不能小于每切普的采樣點數(shù)，本裝置每切普采樣3點，M最大不能大于固定相關器和移動相關器的相關長度L；當M等于L時，本切普時鐘誤差的修正速度等于以前裝置的速度，解調性能沒有改善。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的閘門電路的電路連接結構關系為電路設計條件直接序列擴頻，擴頻增益=64；QPSK調制；每切普(Chip)采樣3點，相關長度L=每切普采樣點數(shù)乘以擴頻增益=192；PN序列為Gold序列，長度=64；切普時鐘修正速度參數(shù)M=12=3*4，即每4個切普修正一次。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的反饋支路其由兩個一符號延遲器和兩個乘法器組成，反饋的數(shù)據(jù)與一符號延遲的信號相乘后作為該反饋支路的輸出，在BPSK方式下DI和DQ相連，在QPSK方式下DI和DQ分開。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的閘門電路其具體電路連接結構如下該閘門電路，其包括振蕩源U4(OSCB)、閘門U3A(74HC10)及M(M=16)計數(shù)器U5(74161)；移動相關器的峰值輸出即符號比特2XCOR-OUT15經U6A(74123)脈沖展寬后作為閘門的控制信號，M計數(shù)器U5(74161)的進位送入U10A(D觸發(fā)器)產生封閉閘門的控制信號；閘門的輸出高速脈沖HIGHSPEEDPULSES送給移動相關器。閘門電路的U3A(74HC10)的時鐘來自一個固定的振蕩器U4(OSCB)，OSCB的頻率高于輸入信號的采樣速率，這里取2倍。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的反饋支路其具體電路連接結構如下兩個乘法器由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的異或門構成；本地序列為二進制序列，輸入的數(shù)字信號與二進制序列的乘法運算可用異或運算代替，接收機中的下變頻后的數(shù)字信號I
和Q
經一數(shù)據(jù)符號延遲后的信號DELAYI
即IDD
)和DELAYQ
即QDD
)分別與反饋數(shù)據(jù)比特FEEDBACKI和FEEDBACKQ按位異或，輸出為ID
和QD
，作為移動相關器的信號輸入，這里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是數(shù)據(jù)解調器的輸出。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的計數(shù)器其是最大計數(shù)量為L的異步清零計數(shù)器，L為擴頻增益乘以每切普的采樣點數(shù)，其等于固定相關器和移動相關器的相關長度；該計數(shù)器有復位(清零)輸入端、時鐘輸入端以及L分頻輸出端；該計數(shù)器對輸入時鐘進行L分頻，在復位脈沖作用下立即使計數(shù)器清零，其分頻輸出與復位端信號同步。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的L計數(shù)器其具體電路連接結構如下該L計數(shù)器，由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)邏輯電路構成，電路的輸入時鐘為切普時鐘IQDMP，最大計數(shù)值L為192，輸出為CLKOUT，供給匹配濾波器和數(shù)據(jù)解調器；計數(shù)器在固定相關器的峰值時刻清零，1XCOROUT15反相后作為計數(shù)器U2、U7的清除信號，L計數(shù)器計滿后自動回零。
前述的快速修正誤差的切普時鐘恢復裝置，其中所述的閘門環(huán)路其具體電路連接結構如下2XCOROUT15連接到U6A的1腳、U10A的4腳；U4的OUT(3腳)連接到U3A的1腳，U6A的Q(13腳)連接到U3A的2腳，U10A的Q(5腳)連接到U3A的13腳；U3A的12腳連接到U5的2腳，同時送輸出HIGHSPEEDPULSES。
在上述的快速修正誤差的切普時鐘恢復裝置中，固定相關器和移動相關器，兩者具有相同的結構。固定相關器中的本地PN序列相對于接收信號中的調制序列而言是固定不動的，而該移動相關器的本地序列是可移動的，其移動受閘門電路的輸出高速脈沖控制。移動相關器總處于一種快速移動→守候捕獲→快速移動的動態(tài)循環(huán)之中，每次循環(huán)都會產生一次峰值輸出，從而產生一次VCO誤差。固定相關器每數(shù)據(jù)符號有一次峰值輸出，其輸出加入到移動相關器的輸出中，保證本裝置的性能不劣于以前現(xiàn)有的方法。固定相關器主要提供符號粗同步，移動相關器主要產生VCO的誤差信號。在VCO環(huán)路鎖定后，即使接收信噪比較差或信號載波頻率瞬間偏離較大，本裝置將快速使VCO再次進入鎖定。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和積極效果。由以上技術方案可知，本發(fā)明涉及一種直接序列擴頻BPSK/QPSK通信接收機的切普時鐘恢復裝置，現(xiàn)有傳統(tǒng)的切普時鐘恢復方式，是將接受信號下變頻后與本地序列相關，本地序列固定不動，在一符號時間內產生一次峰值輸出，或取一次切普時鐘誤差，實施一次調節(jié)。本發(fā)明在接收機中增加一個移動相關器及附屬裝置，使得在一符號時間內可獲取多個峰值輸出，獲取多次切普時鐘誤差，實施多次調節(jié)，最多次數(shù)可達到一符號內的切普數(shù)。
本發(fā)明的技術要點是在直接序列擴頻通信接收機中的切普時鐘恢復部分，除了保留原有的固定相關器外，另加一個移動相關器，并輔以反饋支路和閘門電路。用于產生切普時鐘的壓控振蕩器(VCO)同時受固定相關器的輸出誤差和移動相關器的輸出誤差的控制，保證切普時鐘的恢復跟蹤速度不劣于傳統(tǒng)的方法。
本發(fā)明的創(chuàng)新點主要是在切普時鐘的恢復問題上，以前的方法是在相關器的峰值輸出時刻(或附近)(即一個數(shù)據(jù)符號內)產生一次誤差信號去調節(jié)時鐘的相位，由于調節(jié)次數(shù)相比于切普速率慢得多，就要求VCO的中心頻率與發(fā)端頻率不能相差太多，否則數(shù)據(jù)誤碼性能就會變差。
本發(fā)明從增加調節(jié)次數(shù)的目的出發(fā)，設計出本發(fā)明裝置，其可以每隔M(M＜＜L)采樣點計算一次誤差，調節(jié)一次相位。這樣在一個數(shù)據(jù)比特內調節(jié)或跟蹤次數(shù)為L/M(本裝置L=192,M=12,L/M=16)，從而可以很快找出誤差，實施調節(jié)。
實驗證明，本發(fā)明裝置的跟蹤性能比以前方法提高(L/M)倍，即使在接收信噪比很差時，其性能也比前方法好得多。在運用本裝置后，對接收機下變頻器的載波同步要求也下降很多。
本發(fā)明可以廣泛應用于以直接序列擴頻通信BPSK/QPSK接收機中，提高切普時鐘的恢復速度和質量，降低通信的誤碼率。適用于點對點擴頻通信，點對多點擴頻通信以及CDMA移動通信。
綜上所述，本發(fā)明的直接序列擴頻移相鍵控(BPSK/QPSK)通信接收機的快速修正誤差的切普時鐘恢復裝置，其在本發(fā)明技術領域中，不論在結構上或功能上皆有很大的改進，且在技術上有很大進步，并產生了好用及實用的效果，而確實具有增進功效，從而更加適于實用，誠為一新穎、進步、實用的新設計。
本發(fā)明的具體結構、方式由以下實施例及其附圖詳細給出。


圖1是直接序列擴頻(DSSS)接收機的結構示意圖，表示出本發(fā)明在直接序列擴頻(DSSS)接收機中的結構關系。
圖2是本發(fā)明快速修正誤差的切普時鐘恢復裝置的結構示意圖。
圖3是本發(fā)明的固定相關器的結構示意圖。
圖4是本發(fā)明的移動相關器的結構示意圖。
圖5是本發(fā)明的切普時鐘恢復的VCO回路的結構示意圖。
圖6是本發(fā)明的閘門電路的結構示意圖。
圖7是本發(fā)明的BPSK/QPSK方式反饋支路的結構示意圖。
圖8是本發(fā)明的相關運算結構的結構示意圖。
圖9是本發(fā)明應用時的結構示意圖。
圖10a是本發(fā)明的固定相關器中的PN碼產生電路的電路圖。
圖10b是本發(fā)明的固定相關器的電原理圖。
圖11a是本發(fā)明的移動相關器中的PN碼產生電路的電路圖。
圖11b是本發(fā)明的移動相關器的電原理圖。
圖12a是本發(fā)明的VCO環(huán)路中的誤差提取電路的電路圖。
圖12b是本發(fā)明的VCO環(huán)路中的壓控電路的電路圖。
圖12c是本發(fā)明的VCO環(huán)路中的鎖存脈沖產生電路的電路圖。
圖13是本發(fā)明的閘門電路的電原理圖。
圖14是本發(fā)明的反饋支路的電原理圖。
圖15是本發(fā)明的數(shù)據(jù)時鐘產生電路的電原理圖。
以下結合附圖及其較佳的實施例，對依據(jù)本發(fā)明提出的直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置其具體的結構、特征及功效，詳細說明如后。
請參閱圖1所示，是直接序列擴頻(DSSS)接收機的結構示意圖，同時表示出本發(fā)明直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置在直接序列擴頻(DSSS)接收機中的結構關系。
本發(fā)明直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，該裝置不同于以前的切普時鐘恢復裝置，該裝置中多出了閘門電路、移動相關器及反饋支路。在本裝置中，切普時鐘定義為接收機中對下變頻后的基帶擴頻信號IB和QB采樣的時鐘。如果擴頻PN序列的每切普(Chip)被采樣三點，則切普時鐘(ChipClock)是PN切普速率(CPRT)的三倍。
請參閱圖2所示，本發(fā)明直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，其包括固定相關器、移動相關器、VCO控制回路、閘門電路、數(shù)據(jù)反饋支路及L計數(shù)器等部分；其中，固定相關器及移動相關器是兩個對稱結構的X相關器，VCO控制回路即為壓控振蕩器(簡稱VCO，下同)環(huán)路；固定相關器用于捕獲輸入信號中的PN序列，實現(xiàn)切普時鐘的粗同步；該X相關器由于采用了對稱結構，消除了載波相位偏差對切普同步的影響；該閘門電路受移動相關器的峰值輸出控制，輸出高速脈沖流驅動移動相關器動作；該數(shù)據(jù)反饋支路用于消除接收信號中的調制信息對移動相關器輸出的影響；該L計數(shù)器用于L分頻，產生數(shù)據(jù)解調所需的時鐘。本發(fā)明的發(fā)明點不同于以往現(xiàn)有的切普時鐘恢復裝置之處是位于圖中下部分虛線框內的部分，圖中的虛框(點劃線)標明了本裝置比以前裝置多出的部分。本發(fā)明快速修正誤差的切普時鐘恢復裝置，其包括反饋支路，移動相關器和閘門電路，其切普時鐘的修正誤差不僅來自固定相關器，而且更多的修正機會來自移動相關器，可達到快速修正、恢復和跟蹤的目的。
下變頻后的數(shù)字基帶擴頻信號(圖1中的A/D轉換器后)I和Q送入固定相關器，并送入反饋支路，該反饋支路的輸出Id和Qd送入移動相關器；固定相關器和移動相關器產生的誤差相加后作為VCO環(huán)路的輸入，VCO環(huán)路的輸出為切普時鐘，供給固定相關器和移動相關器，同時供給L計數(shù)器產生數(shù)據(jù)時鐘輸出，L計數(shù)器的復位受固定相關器峰值脈沖控制；移動相關器的峰值脈沖送閘門電路，閘門電路的輸出供給移動相關器。
上述結構相組合構成本發(fā)明直接序列擴頻通信接收機的切普時鐘恢復裝置，該裝置不同于以前的切普時鐘恢復裝置，采用本發(fā)明裝置后，在每數(shù)據(jù)符號內，移動相關器將有若干次峰值輸出，在本裝置的設計中有16次峰值輸出，而不再是以前現(xiàn)有的裝置的一次峰值輸出，從而使時鐘的跟蹤恢復速度提高了16倍，而快速修正切普時鐘的誤差，較大地提高解擴和解調的性能。
以下將結合圖3-圖8對本發(fā)明的各個部分的結構做更進一步深入的描述。需要指出的是，本發(fā)明所給出的各部分的電原理圖只是本發(fā)明的一種實施方式，而圖1～圖8所示的技術方案才是本發(fā)明的整體技術構思所在。
請參閱圖3所示，是本發(fā)明的固定相關器的結構，其用于捕獲輸入信號中的PN序列，其結構不同于現(xiàn)有的普通相關器，其同時對兩路正交的輸入信號進行相關運算，并將相關結果平方后相加，消除下變頻載波相位的偏差對相關值的影響。當輸入信號中的PN序列與固定相關器中的本地PN序列相同且完全對準時，固定相關器輸出一個峰值。該固定相關器是將兩個輸入信號與本地固定序列分別相關，再將兩個相關結果平方后相加，相加的結果作為固定相關器的輸出，故消除了下變頻載波相位誤差對相關值的影響。
該固定相關器，其包括兩個信號移位寄存器、一個或兩個PN序列存放器、兩個相關運算器、兩個平方器、一個加法器以及一個門限比較器。
輸入信號I和Q分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地PN序列的每一位進行相關運算(即對應相乘，并將所有相乘結果加起來)，相關運算的輸出送入平方器，二個平方器的輸出相加，和值送門限比較器，如果此和值超過設定的門限就輸出，該輸出即為固定相關器的輸出Xoutf。
請參閱圖4所示，是本發(fā)明的移動相關器的結構，其也是用于捕獲輸入信號中的PN序列，其不同于現(xiàn)有的普通相關器，也不同于上述的固定相關器。該移動相關器的本地序列是可移動的，即是可循環(huán)移位的，這樣就可用它來捕獲不同時間偏移的輸入序列。當輸入信號中的PN序列與移動相關器中的本地PN序列相同且完全對準時，則該移動相關器輸出一個峰值。由于VCO的誤差依賴于相關峰值的出現(xiàn)，因此該移動相關器在本發(fā)明中發(fā)揮著非常重要的作用。該移動相關器是將兩個輸入信號與本地移動序列分別相關，再將兩個相關結果平方后相加，相加的結果作為移動相關器的輸出，消除了下變頻載波相位誤差對相關值的影響。
該移動相關器，其包括兩個移位寄存器、一個或兩個可移動的PN序列存放器、兩個相關運算器、兩個平方器、一個加法器以及一個門限比較器。
輸入信號Id和Qd分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地可移動的PN序列的每一位進行相關運算，即對應相乘，并且將所有相乘結果加起來，相關運算的輸出送入平方器，兩個平方器的輸出相加，和值送門限比較器，如果此和值超過設定的門限就輸出，該輸出即為移動相關器的輸出Xoutm。
移動相關器中的本地PN序列存放器的復位受固定相關器峰值脈沖的控制。
請參閱圖5所示，是本發(fā)明的切普時鐘恢復的VCO回路的結構，其接受來自固定相關器和移動相關器的峰值時刻的信號，并形成與切普時鐘瞬時相位誤差有關的誤差信號，去控制VCO改變瞬時頻率，其頻率的改變總是朝著使切普時鐘瞬時相位誤差絕對值變小的方向。VCO環(huán)路其誤差信號來自固定相關器產生的誤差和移動相關器產生的誤差之和。
該VCO環(huán)路，其包括一個加法器、一個三級移位寄存器(左、中、右)、一個減法器、一個D/A轉換器、一個低通濾波器以及一個壓控振蕩器VCO。
固定相關器的輸出信號Xoutf和移動相關器的輸出信號Xoutm相加后送入三個移位寄存器(左、中、右)，將左右兩寄存器的輸出相減，再送入低通濾波器，其輸出作為VCO的電壓控制輸入，該VCO的輸出即為恢復的切普時鐘。該時鐘供固定相關器和移位相關器中的移位寄存器的移位時鐘，還供給VCO環(huán)路中的三級移位寄存器的移位時鐘，以及提供接收機中解擴匹配濾波器和數(shù)據(jù)解調所需的時鐘。
如圖5所示、上述的VCO環(huán)路，其三級移位寄存器是8位并行移位寄存器，左右兩寄存器單元的值相減作為VCO的控制誤差，當后接的低通濾波器為模擬濾波器時，需在減法器和濾波器間插入數(shù)模轉換器(即D/A)，當為全數(shù)字實現(xiàn)時，無需D/A轉換器。
請參閱圖6所示，是本發(fā)明的閘門電路的結構，其用于產生一組一組的高速脈沖串，推動移動相關器中的本地PN序列向前移動若干步，然后等候輸入信號中同樣序列的到來。
該閘門電路，其在啟動脈沖控制下產生一串高速脈沖，該閘門電路，其包括一個閘門、一個計數(shù)器、一個振蕩器(OSC，下同)、一個脈沖展寬器以及一個觸發(fā)器。
該閘門電路在啟動脈沖控制下，輸出M個脈沖串，M是設定的計數(shù)器的最大計數(shù)值。啟動脈沖打開閘門，允許振蕩器OSC的時鐘通過該閘門，同時計數(shù)器對通過閘門的時鐘周期數(shù)進行計數(shù)，當計數(shù)器計滿M時關閉閘門，直到下一個啟動脈沖的到來才再一次打開閘門。
該閘門電路，其中的振蕩器OSC的振蕩頻率高于切普時鐘頻率，可以使振蕩器的振蕩頻率等于切普時鐘頻率的兩倍；其啟動脈沖為移動相關器的峰值脈沖，該脈沖經展寬后為高電平送給一“與門”，OSC的輸出也送入該“與門”，“與門”的輸出送M計數(shù)器，計滿后進位信號觸發(fā)一觸發(fā)器由高電平跳轉為低電平，該電平送入“與門”封閉其輸出，即該閘門電路輸出M個高速脈沖就停止，直到下一次移動相關器的峰值脈沖的到來。上述觸發(fā)器的輸出狀態(tài)在移動相關器的峰值時刻被置高。
計數(shù)器的最大計數(shù)值M的設置決定了切普時鐘誤差的修正速度。M越大修正越慢，反之，M越小修正越快。M最小不能小于每切普的采樣點數(shù)(本裝置每切普采樣3點)，M最大不能大于固定相關器和移動相關器的相關長度L。當M等于L時，本裝置的切普時鐘誤差的修正速度等于以前方法的速度，解調性能沒有改善。
請結合參閱圖2中L計數(shù)器部分所示，上述的計數(shù)器，其是最大計數(shù)量為L的異步清零計數(shù)器，L為擴頻增益乘以每切普的采樣點數(shù)，其等于固定相關器和移動相關器的相關長度。該計數(shù)器有復位(清零)輸入端、時鐘輸入端以及L分頻輸出端，其構成如圖2中L計數(shù)器部分。該計數(shù)器對輸入時鐘進行L分頻，在復位脈沖作用下立即使計數(shù)器清零，其分頻輸出與復位端信號同步。
請參閱圖7所示，是本發(fā)明的BPSK/QPSK方式反饋支路的結構，其是用于消除移動相關器中由于輸入信號中的已調數(shù)據(jù)信息對移動相關值的影響。該反饋支路是由兩個一符號延遲器和兩個乘法器組成(如圖7所示)。反饋的數(shù)據(jù)與一符號延遲的信號相乘后作為該反饋支路的輸出。在BPSK方式下，DI和DQ相連(圖7中的虛線所示)；在QPSK方式下，DI和DQ分開。
請參閱圖8所示，是本發(fā)明的一種并行的相關運算結構，其將輸入序列與本地序列的對應單元相乘，并將所有的相乘結果相加。這一相關運算結構也可用串行相關器來實現(xiàn)。該串行相關器每次只做一次乘和一次累加，為完成相關運算功能，必須設有配套的時序和電路，其主要是設置循環(huán)移位寄存器及其配套電路。本發(fā)明切普時鐘恢復裝置在圖10a、10b和圖11a、11b的相關器就采用了這種結構，其用FIFO作為循環(huán)移位寄存器。
如圖8所示，是相關器的運算結構，上述固定相關器其輸入信號的移位寄存器是8比特并行的移位寄存器，每輸入一個信號采樣點，相關器將移位寄存器內容與本地PN序列進行一次長為L的相關運算，即將移位寄存器每一單元內容與本地PN序列的每個比特相乘并累加，輸出一個相關值。相關器的運算結構如圖8所示。固定相關器中的每個相關器包含L個乘法器和L個累加器，每輸入一個采樣點，累加器取一次值并清零。
在BPSK擴頻通信方式，固定相關器的本地PN序列只有一個，而在QPSK擴頻通信方式，與發(fā)送端相一致，可以有不同的兩個本地PN序列。兩路輸入分別與兩個本地PN序列相關。
請參閱圖10至圖15所示，為本發(fā)明快速修正誤差的切普時鐘恢復裝置的一種具體實施例，下面具體說明電路連接關系。
上述電路的設計條件是直接序列擴頻，擴頻增益=64；QPSK調制；每切普(Chip)采樣3點，相關長度L=每切普采樣點數(shù)乘以擴頻增益=192；PN序列為Gold序列，長度=64；切普時鐘修正速度參數(shù)M=12=3*4，即每4個切普修正一次(以前方法是每64個切普修正一次，本裝置的修正速度為以前方法的16倍)。
本發(fā)明總體結構請參閱圖2所示，圖3至圖8為各部分結構圖。本發(fā)明的一種具體實現(xiàn)如圖10至圖15所示，其中圖3所示的固定相關器，其具體電路如圖10a、10b所示；圖4所示的移動相關器，其具體電路如圖11a、11b所示；圖5所示的VCO環(huán)路，其具體電路如圖12a、12b、12c所示；圖6所示的閘門電路，其具體電路如圖13所示；圖7所示的反饋支路，其具體電路如圖14所示；圖2所示的L計數(shù)器，其具體電路如圖15所示；請參閱圖2所示，本裝置的信號工作流程及電路連接關系如下下變頻后的信號IB和QB經A/D變換后成為數(shù)字信號I(即I
)和Q(即Q
)送入圖10b的固定相關器的信號輸入端；圖10a是本地序列發(fā)生器，其輸出PNI和PNQ連接至圖10b的本地序列PNI和PNQ輸出端；圖12b是VCO環(huán)路，其輸出MAINCLK連接至圖10b的時鐘輸入端；圖10b的輸出Xoutf是固定相關輸出，其連接到圖12a的VCO環(huán)路1XCOROUT
輸入端，作為VCO的誤差源之一；同時該信號連接到圖15的L計數(shù)器的輸入端，作為該L計數(shù)器清零之用；該信號的最高有效位還和圖11a的移動相關器的RESTART端相連，作為移動相關器中的本地序列定位之用；在圖10b所示的固定相關器的輔助電路中，MAINCLK輸入時鐘經L(L=192)分頻產生的IQDMP輸出作為切普時鐘輸出。
數(shù)字信號I
和Q
經圖10b的固定相關器的FIFO的延遲線后，得到一符延遲后的IDD
和QDD
信號，連接到圖14的DELAYI
和DELAYQ
反饋支路的數(shù)據(jù)輸入端，在這里與判決輸出后的數(shù)據(jù)比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信號中的調制信息，其輸出ID
和QD
送入圖11b移動相關器；圖11a是移動相關器的本地移動序列發(fā)生器，其輸出PNIM和PNQM作為圖11b移動相關器的本地移動序列的輸入PNIM和PNQM；圖11b移動相關器的輸出XOUTM連到圖12aVCO環(huán)路的2XCOROUT
輸入端，作為VCO的另一誤差源；該信號的最高有效位同時連接到圖13閘門電路的輸入端，作為其啟動脈沖；該閘門電路的輸出信號為高速脈沖串HIGHSPEEDPULSES，其連接到圖11a的移動序列發(fā)生器的輸入端。
移動相關器的輸出2XCOROUT
和固定相關器的輸出2XCOROUT
在圖12a的誤差提取電路中形成VCO所需的誤差信號，VCO的輸出MAINCLK經L分頻后產生IQDMP，該IQDMP時鐘即為經快速修正過的切普時鐘。
請參閱圖10a固定相關器中的PN碼產生電路及圖10b固定相關器電路所示，上述的固定相關器，其具體電路如圖所示。在圖10b中，由相關器U9(STEL-2410)、平方加法器和門限比較器U8(TMC2249A)、U2-U7和U22-U27(7F433)FIFO組成的并行信號移位寄存器，以及由U11-U14組成的輔助電路所構成。
請結合參閱圖3所示，兩個移位寄存器分別由圖10b中的U2-U7和U22-U27FIFO(74F433)組成；兩個相關器在圖10b中由單片累加器STEL-2410(U9)及U11-U14組成的輔助電路構成；PNI序列和PNQ序列由圖10a產生；兩個平方器、一個加法器和一個門限比較器在圖10b中由單片TMC2249A(U8)承擔。
在圖10b中，數(shù)字信號I
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器(U3→U2→U4,U6→U5→U7)，數(shù)字信號Q
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器(U23→U22→U24，U26→U25→U27)；本地序列PNI和PNQ送入相關器U9，在主時鐘MAINCLK作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出1XCOROUT
即為固定相關器的輸出Xoutf。
每輸入一次采樣點I(0:7)和Q(0:7),U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算。每進行一次相乘相加，信號移位寄存器循環(huán)移位一次。
U11-U14完成192計數(shù)功能，保證使輸入信號與本地序列進行192次相乘相加后，輸出一次結果。
由于選擇的相關器U9(STEL-2410)為級聯(lián)型相關器，每次只完成一次乘和一次加，所以部分時序和前述的原理部分有所不同。
請參閱圖10a、10b所示，上述的固定相關器，其具體電路中的信號連接關系如下I
連接到U17、U18的2、5、11、14腳，Q
連接到U28、U29的2、5、11、14腳；MAINCLK連接到U11、U12的2腳，U3、U6、U23、U26的2腳，U9的14腳；PNI、PNQ分別連接到U9的17、55腳；QDMP是U14A的輸出，連接到U11、U12的1腳，U17、U18、U28、U29的1腳，U9的31、40腳，U8的1腳，最后輸出；U4、U7的18、19、20、21組成8位數(shù)據(jù)總線，U24、U27的18、19、20、21組成8位數(shù)據(jù)總線，分別連接到U9的IDD
(1、3、4、5、6、7、8、9腳)和QDD
(60、61、62、64、65、66、68腳)；U9的IOUT
(27、26、25、24、23、22、20、18腳)，分別連接到U8的B[4:11](38、39、40、41、43、44、45、47腳)和A[4:11](55、54、53、52、51、50、49、48腳)；U9的QOUT
(44、45、46、47、48、49、50、51腳)，分別連接到U8的D[4:11](111、110、109、108、107、105、104、103腳)和C[4:11](94、95、96、97、98、99、100、101腳；數(shù)字門限電平THRES
連接于U8的CAS
(82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66腳)；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出1XCOROUT[8:15]。
上述的固定相關器，其具體電路連接結構請參閱圖10a所示，來自圖12b中VCD環(huán)路的MAINCK信息連接至U4(74161)的2腳，而由15腳形成PNCLK輸出，同時，該信號又分別連接至U5A(7401)的1腳、U2和U7(74161)的2腳及U1(74HC574)的11腳，并且該U5A的腳2與U4的腳相連接；U2的15腳與U7的7腳相連接，U2和U7的14、13、12、11腳形成的信號分別連接加至U3的8、7、6、5、4、3、2、1腳；U3的9、10、11、12、13、14、15、16、17腳分別和U1的2、3、4、5、6、7、8、9腳相連接，U1的19、18腳為分別指出PNI和PNQ。
請參閱圖10b所示，輸出信號I(0:7)連接到U17及U18的2、5、11、14腳，Q(0:7)連接到U28及U29的2、5、11、14腳。來自圖12b中VCDQ環(huán)路的MAUNCK信號連接到U11及U12的2腳、U3及U6、U23、U26的2腳、以及U9的14腳；PNI、PNQ分別連接到U9的17腳及55腳，U14A(T432)的3腳形成IQDMP輸出信號，分別連接至U11及U12的1腳、U17及U18、U28、U29的1腳、U9的31腳和40腳、以及U8的1腳，并輸出至圖12C中的VCD環(huán)路。
在上述的固定相關器中，其中，U17、U18、U28、U29的4、7、9、12腳為分別連接至U3、U6、U23、U26的3、4、5、6腳；U3、U6、U23、U26的22、21、20、19、18腳分別連接至U2、U5、U22、U25的2、3、4、5、6腳，U2、U5、U22、U25的22、21、20、19、18腳分別接至U4、U7、U24、U27的2、3、4、5、6腳；U11、U12的14、13、12、11腳分別連接至U13A(7420)的1、2、4、5腳和U19A的1腳、U13B的9、10、13腳，U19A(7404)的2腳與U13B的12腳相連接，U13B的8腳與U14A(7838)的2腳相連接，U13A的5腳與U14(7432)的1腳相連接。U4、U7的18、19、20、21腳相連接組成為8位數(shù)據(jù)總線，U24、U27的18、19、20、21腳相連接組成為8位數(shù)據(jù)總線，并分別連接至U9的IDD(0:7)1、3、4、5、6、7、8、9腳，和QDD(0:7)60、61、62、63、64、65、66、68腳。U9的18、20、21、22、23、24、25、26腳分別連接到U8的B(4:11)38、39、40、41、43、44、45、47腳和A(4:11)55、54、53、52、51、50、49、48腳，U9的QOUT(0:7)44、45、46、47、48、49、50、51腳分別連接到U8的D(4:11)111、110、109、108、107、105、104、103腳和C(4:11)94、95、96、97、98、99、100、101腳。數(shù)字門限電平THRES(00:15)連接于U8的CAS(0:15)82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66腳；U8的S(8:15)15、14、13、11、10、9、7、6腳，連接輸出1XCOROUT(8:15)。
請參閱圖11a移動相關器中的PN碼產生電路及圖11b移動相關器的電路所示，上述的移動相關器，其具體的電路如圖中所示。在圖11b中，由相關器U9(STEL-2410)、平方加法器和門限比較器U8(TMC2249A)、由U2-U7和U22-U27(7F433)FIFO組成的并行信號移位寄存器，以及由U11-U14組成的輔助電路所構成。
移動相關器的具體電路圖11a、圖11b中的信號連接關系與圖10a、圖10b中的信號連接關系基本相同，其不同點如下ID
代I
，QD
代Q
；PNIM、PNQM分別代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出2-XCOROUT[8:15]。
移動相關器其具體電路如圖11a、圖11b所示。請結合參閱圖4所示，兩個移位寄存器分別由圖11b中的U2-U7和U22-U27FIFO(74F433)組成；兩個相關器在圖11b中由單片累加器STEL-2410(U9)以及U11-U14組成的輔助電路構成；PNI序列和PNQ序列即為由圖11a產生的PNIM和PNQM序列；兩個平方器、一個加法器及一個門限比較器在圖11b中由單片TMC2249A(U8)承擔。
在圖11b中，數(shù)字信號ID
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器(U3→U2→U4,U6→U5→U7)，數(shù)字信號QD
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器(U23→U22→U24,U26→U25→U27)；本地序列PNIM和PNQM送入相關器U9，在主時鐘MAINCLK的作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出2XCOROUT
即為固定相關器的輸出Xoutm。
每輸入一次采樣點ID
和QD
，U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算。每進行一次相乘相加，信號移位寄存器循環(huán)移位一次。
U11-U14完成192計數(shù)功能，保證使輸入信號與本地序列進行192次相乘相加后，輸出一次結果。
由于選擇的相關器U9(STEL-2410)為級聯(lián)型相關器，每次只完成一次乘和一次加，所以部分時序和前述的原理部分有所不同。
移動相關器與固定相關器的結構基本相同，不同之處在于固定相關器的本地PN序列(長度=64)相對于輸入信號而言是固定不動的，即PNI和PNQ的移位時鐘為PNCLK(由圖10a產生)；移動相關器的本地序列相對于輸入信號而言是突發(fā)性快速移動的，即PNIM和PNQM的移位時鐘為PNCLKM(由圖11a產生)。
請參閱圖11a所示，該移動相關器的PN碼產生電路，其電路結構與圖10a固定相關器中的PN碼產生電路的電路信號連接關系基本相同，其不同之處在于，U4(74161)的15腳連接至U6A(7486)的1腳，HIGHSPEEDPULES信號連接至U6A(7486)的2腳，其輸出端3腳形成PNCLKM信號，并同時連接至U2、U7的2腳及U1的11腳。
請參閱圖11b所示，該移動相關器與圖10b中的固定相關器的信號連接關系也基本相同，其不同之處在于，以ID(0:7)代替了I(0:7)，QD(0:7)代替了Q(0:7)；PNIM、PNQM分別代替了PNI、PNQ，U8中的S(8:15)15、14、13、11、10、9、7、6腳連接輸出2XCOROUT(8:15)。
請參閱圖12aVCO環(huán)路中的誤差提取電路、圖12bVCO環(huán)路中的壓控電路及圖12cVCO環(huán)路中的鎖存脈沖產生電路所示，上述的VCO環(huán)路，其電路結構如圖中所示。固定相關器的輸出1XCOROUT(08:15)和移動相關器的輸出2XCOROUT(08:15)作為圖12a中電路的輸入。脈沖T1、T3是相關峰值的左右兩個時刻的脈沖，用于鎖存輸入信號，由圖12c的電路產生。圖12a中的U11、U12、U16、U17是8位并行鎖存器，U9-U10和U14-U15分別是8位全加器。1DA
是1XCOROUT
在T1和T3兩時刻相減的結果，2DA
是2XCOROUT
在T1和T3兩時刻相減的結果，將它們分別送至圖12b中的D/A轉換器U1和U2(DAC08)，轉化為適合VCO(U5)(MC1648)的模擬信號。U3A、U3B、U4A構成加法器，將兩路模擬信號相加，相加的結果送給由R13和C8組成的低通濾波器，濾波器的輸出加到VCO的振蕩器的頻率控制變容二極管D1上，以改變VCO的輸出頻率，VCO的輸出MAINCLK為切普時鐘的192倍，IQDMP信號是MAINCLK的192分頻，即為切普時鐘。
VCO環(huán)路的具體電路，請參閱圖12a、圖12b、圖12c所示，并請結合參閱圖5所示，在圖12a中，1XCOROUT
(即Xoutf)及其反向信號，在T1(左)和T3(右)時刻鎖入U11、U12的鎖存器中，并在U9、U10構成的加法器中相加，1DA
實質上是固定相關器的輸出在左右兩時刻的誤差；同樣，2XCOROUT
(即Xoutm)及其反向信號，在T1(左)和T3(右)時刻鎖入U16、U17的鎖存器中，并在U14、U15構成的加法器中相加，2DA
實質上是移動相關器的輸出在左右兩時刻的誤差。這兩個誤差在圖12b中經U1和U2(DAC08)轉換為模擬信號，并在U3和U4A中相加，經R13和C8組成的低通濾波器后送VCO U5(MC1648)。上述電路實現(xiàn)了圖5中的Xoutf和Xoutm相加，移入左中右寄存器，并將左右兩寄存器值相減，再D/A轉換，低通濾波，直至VCO控制等VCO環(huán)路全過程。
脈沖T1、T2、T3三個時刻的脈沖由圖12c所示的電路產生，其是由U6(741 61)、U7(7404)及U8(7432)邏輯電路構成。其輸入信號是移動相關器的峰值信號2XCOROUT15和切普時鐘IQDMP，即當移動相關器出現(xiàn)峰值時，記下第一、第二、第三個超過閾值的脈沖位置。
請參閱圖12a所示，該VCO環(huán)路中的誤差提取電路，其VCO環(huán)路的電路信號連接關系如下T1接到U11、U16的11腳，T3接到U12、U17的11腳；1XCOROUT
連接到U11的D
(2、3、4、5、6、7、8、9腳)、U7、U13的輸入端；2XCOROUT
連接到U16的D
(2、3、4、5、6、7、8、9腳)、U18、U13的輸入端；U9和U10的輸出S[1:4](4、1、13、10腳)組成8位數(shù)據(jù)總線，U14和U15的輸出S[1:4]組成8位數(shù)據(jù)總線，分別連接到U1、U2的B[1:8](9、10、11、12、13、14、15、16腳)；U5的OUT(3腳)連接到輸出MAINCLK。
該VCO環(huán)路的具體電路信號連接關系如下T1連接到U11、U16的11腳，T3連接到U12、U17的11腳，1XCOROUT(08:15)連接到U11的D(0:7)2、3、4、5、6、7、8、9腳、U13A-U13D、U7C-U7F的輸入端1、3、5、9腳和5、9、11、13腳，2XCORUT(08:15)連接到U16的D(0:7)2、3、4、5、6、7、8、9腳、U18C-U18F與U13E、U13F、U18A、U18B的輸入端5、9、11、13腳和11、13、1、3腳，U13A-U13D的輸入端2、3、4、8腳，U7C-U7F的輸出端6、8、10、12腳分別連接到U12的D(0:7)2、3、4、5、6、7、8、9腳，U18C-U18F的輸出端6、8、10、12腳，U13E、U13F、U18A、U18B的輸出端10、12、2、4腳；分別接到U17的D(0:7)2、3、4、5、6、7、8、9腳；U11的輸出端19、18、17、16、15、14、13、12腳分別連接R1(0:7)和V1(0:7)；分別和U9、U10的5、3、14、12腳連接，U16的19、18、17、16、15、14、13、12腳連接到V1(0:7)分別和U14、U15的5、3、14、12腳相連，U12的19、18、17、16、15、14、13、12腳連接至R2(0:7)，分別和U9、U10的6、2、15、11腳相連接。U17的19、18、17、16、15、14、13、12腳連接至V2(0:7)分別和U14、U15的1、2、15、11腳相連接。U9、U14的9腳分別和U10、U15的7腳相連，U9和U10的輸出S(1:4)4、1、13、10腳組成8位數(shù)據(jù)總線，U14、U15的輸出S(1:4)組成8位數(shù)據(jù)總線，分別連接至圖12b中的U1、U2、B(1:8)9、10、11、12、13、14、15、16腳、U5的OUT3腳連接到輸出MAINCLK。U3A的2腳和U1的8腳相連，U3A的1腳與U1的5腳相連，并經電阻R8和U14A的輸入端2腳相連，U3B的6、7腳和U2(DACO8)8、5腳相連，U3B的7腳經電阻R7和U4A的2腳相連，R9為U4A(AD847)的反饋電阻，U4A輸出1腳經R13和D、C6相連，U5、12腳和L1、D1相連U5的10腳和L1、C5相連，C8、C6接于DR13起旁路作用，R12、R11串聯(lián)分別接于U5的5腳和+5V電源起調整電壓作用，C7接于U5的5腳起電源濾波作用。
請參閱圖12C所示，U6(74161)的1、2分別和圖11b輸出的2XCOROUT15和IQDMP、U6的14腳與U7B的3腳、U8A的1腳相連，U6的13腳與U7A的11腳、U8B的5腳相連，U7B的4腳輸出端分別與U8B、U8C的輸入端4、9腳相連，U7A的輸出端2腳分別與U8A、U8C的輸入端2、10腳相連，U8A、U8B、U8C的輸出端3、6、8腳輸出信號分別為T1、T3分別連接至圖12a的U11、U16的11腳和U12、U17的11腳。
請參閱圖6、圖13所示，圖中的U4為OSC，U3A為閘門，U6A為脈沖展寬器，U10A為觸發(fā)器，U5為M計數(shù)器(這里M=16)。請參閱圖13閘門電路所示，上述的閘門電路，其由振蕩源U4(OSCB)、閘門U3A(74HC10)及M(M=16)計數(shù)器U5(74161)。移動相關器的峰值輸出即符號比特2XCOR-OUT15經U6A(74123)脈沖展寬后作為閘門的控制信號，M計數(shù)器U5(74161)的進位送入U10A(D觸發(fā)器)產生封閉閘門的控制信號。閘門的輸出高速脈沖HIGHSPEEDPULSES送給移動相關器。閘門電路的U3A(74HC10)的時鐘來自一個固定的振蕩器U4(OSCB)，OSCB的頻率高于輸入信號的采樣速率，本實施例這里取2倍。
請參閱圖13所示，該閘門環(huán)路，其具體的電路信號連接結構關系如下2XCOROUT15連接到U6A的1腳、U10A的4腳；U4的OUT(3腳)連接到U3A的1腳，U6A的Q(13腳)連接到U3A的2腳，U10A的Q(5腳)連接到U3A的13腳；U3A的12腳連接到U5的2腳，同時送輸出HIGHSPEEDPULSES。即，由圖11b移動相關器輸出的2XCOROUT15信號連接到U6A的1腳和U10A的4腳，U4的OUT3腳與U3A的1腳相連接，U6A的13腳分別連接到U3A的2腳及U5的1、9、7、10腳，U10A的5腳與U3A的13腳相連接，U5的15腳與U10A的3腳相連接，U3A的12腳與U5的2腳相連接，并同時輸出HIGHSPEEDPUZSES。
請參閱圖14反饋支路所示，上述的反饋支路，由U1-U4的異或門所組成。反饋支路的具體電路如圖14所示，請結合參閱圖7所示，圖中的兩個一符號延遲器已在圖10a的固定相關器電路中實現(xiàn)，故在圖14中不再包含這兩個延遲器。圖7中的兩個乘法器在圖14中由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的異或門構成。
由于本地序列為二進制序列，故輸入的數(shù)字信號與二進制序列的乘法運算可用異或運算代替。接收機中的下變頻后的數(shù)字信號I
和Q
經一數(shù)據(jù)符號延遲后的信號DELAYI
(即圖10b的IDD
)和DELAYQ
(即圖10b的QDD
)分別與反饋數(shù)據(jù)比特FEEDBACKI和FEEDBACKQ按位異或，輸出為ID
和QD
，作為移動相關器的信號輸入，這里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是數(shù)據(jù)解調器的輸出。
該反饋支路的具體電路結構，可由U1-U4的異或門所組成，其中DELAYI(0:7)(即圖10b中的IDD(0:7))與U1、U2的1、4、9、12腳相連接，DELAYQ(0:7)(即圖10b中的QDD(0:7))與U3、U4的1、4、9、12腳相連接，分別與反饋信號FEEDBACKI(與U1、U22、5、10、13腳相連接)按位異或，U1、U2的3、6、8、11腳輸出為ID(0:7)，U3、U4的3、5、8、11腳的輸出為QD(0:7)。
請參閱圖15本發(fā)明的數(shù)據(jù)時鐘產生電路所示，上述的L計數(shù)器，其是由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)邏輯電路構成。L計數(shù)器的連接請參閱圖2所示，該電路的輸入時鐘為切普時鐘IQDMP，最大計數(shù)值L為192，輸出為CLKOUT，供給匹配濾波器和數(shù)據(jù)解調器。計數(shù)器在如圖3所示的固定相關器的峰值時刻清零，1XCOROUT15反相后作為計數(shù)器U2、U7的清除信號，L計數(shù)器計滿后自動回零。
該數(shù)據(jù)時鐘產生電路，其具體電路連接結構如下1XCOROUT15連接U1A的1腳，U1A的輸出2腳分別與U2、U3的15腳和U3的10腳相連，U2的14、13、12、11腳與U4A的1、2、4、5腳相連接，U3的12腳與U1B的3腳相連接，U1B的4腳與U4B的12腳相連接，U4A、U4B的輸出6、8腳分別與U5A的1、2腳相連接，U5A的輸出3腳與U2、U3的9腳相連接，U3的11腳與U4B的13腳相連接，并同時輸出CLKOUT。
在本發(fā)明中，每切普比特采樣三點，即相關器輸入信號的采樣率為切普速率的三倍。以前現(xiàn)有的的技術方案是每切普比特采樣二點，而本發(fā)明的技術方案其優(yōu)點是跟蹤更精細，PN序列的同步更好，置入和清洗脈沖定位更準，可進一步提高數(shù)據(jù)解調性能。當捕獲成功且時鐘環(huán)路鎖定后，在峰值位置的切普寬度內將會有三點相關值超過閾值，取左右兩點幅度差值作為控制VCO的誤差信號。當左邊值大于右邊值時，時鐘相位向左調，否則向右調。
本地序列采用長度為L的固定寄存器的相關器，稱之為固定相關器，每L個采樣點出現(xiàn)一次峰值；本地序列采用長度為L的移位寄存器的相關器，稱之為移動相關器，每M個采樣點出現(xiàn)一次峰值，1＜M＜L。該兩個相關器的作用是不同的，前者用于PN序列的捕獲及本地序列的置入和解調積分器的清洗脈沖，而后者主要是用于產生誤差，實施對VCO的快速調節(jié)。
以下將本發(fā)明的工作原理及工作過程說明如下。經數(shù)據(jù)信息調制的偽隨機序列信號(即接收機下變頻后的同相和正交信號)送入本發(fā)明快速修正誤差的切普時鐘恢復裝置，固定相關器的本地序列是不動的，只要輸入信號中的偽隨機序列與本地序列相同且位置對準，就會產生一次峰值，在最大值時刻產生一個復位脈沖，該脈沖將L計數(shù)器清零，將移動相關器的本地序列移位寄存器內容置成本地序列。固定相關器在峰值位置的誤差作為初始調節(jié)切普時鐘的誤差，加入到移動相關器峰值位置的誤差信號中。L計數(shù)器是作為分頻器，產生數(shù)據(jù)時鐘。移動相關器的輸出一旦超過閾值，就啟動閘門電路輸出M個高速脈沖，使本地序列前進M步，然后處于等待狀態(tài)，輸入序列不斷移入，移動相關器的輸出會再超過閾值，如此循環(huán)。移動相關器中的本地序列寄存器是循環(huán)移位寄存器，其最后輸出在時鐘作用下又返回第一級。本地序列與輸入序列的這種互動機構就象兩個人賽跑，本地序列先跑M步處于等侯狀態(tài)，等輸入序列到達后，觸動本地序列又跑M步，一直繼續(xù)下去，兩者每接近一次，就產生一次切普時鐘的誤差，控制VCO調整相位，M越小，調整機會就越多。該原理及技術構思正是本發(fā)明技術方案的核心所在。
由于輸入序列中含有調制的數(shù)據(jù)信息，其有時會使移動相關器在追上本地序列時不能產生峰值輸出，而造成漏檢。究其原因是因為數(shù)據(jù)信息與本地序列的一個周期不同步，使相關值發(fā)生變化。而本發(fā)明的數(shù)據(jù)反饋支路則有效地解決了此問題。由于輸出數(shù)據(jù)在時間上比輸入序列晚一數(shù)據(jù)符號，所以將輸入序列延遲一數(shù)據(jù)符號后再與輸出數(shù)據(jù)相乘，就去除了輸入序列中的數(shù)據(jù)信息，再送入移動相關器，與本地的移動序列作相關運算。
請參閱圖1、圖2、圖9所示，本發(fā)明可用于以直接序列擴頻技術為通信手段的BPSK/QPSK接收機中，其典型接法如圖9所示。本發(fā)明快速修正誤差的切普時鐘恢復裝置作為直接序列擴頻通信BPSK/QPSK接收機中的重要環(huán)節(jié)，與接收機中的其它許多環(huán)節(jié)一起構成系統(tǒng)，可取代原有接收機中的切普時鐘恢復和數(shù)據(jù)時鐘恢復這兩部分，其將原有接收機中下變頻及A/D轉換后的同相路信號I和正交路信號Q送入本裝置，作為固定相關器的輸入信號；將數(shù)據(jù)輸出Data out(注在BPSK方式，只有一路輸出；而在QPSK方式，有兩路輸出)也作為本裝置的輸入，I和Q經一數(shù)據(jù)比特延遲后分別與Data out信號相乘，其結果Id和Qd送入移動相關器；本裝置的ChipClock輸出作為切普時鐘送給接收機，取代原有的切普時鐘；本裝置的CLKOut作為數(shù)據(jù)時鐘輸出取代原有的數(shù)據(jù)時鐘。
以下將本發(fā)明的應用及其功效說明如下。本發(fā)明可用于以直接序列擴頻技術為通信手段的BPSK/QPSK接收機中，提高對PN序列的跟蹤速度，使恢復出的時鐘同步更好，從而使數(shù)據(jù)信息的誤碼率降低。其可廣泛地應用于點對點擴頻通信機、點對多點擴頻通信系統(tǒng)及CDMA移動通信系統(tǒng)等。
由于擴頻通信是近幾年迅速發(fā)展起來的通信手段，將越來越多地取代其它通信體制，因此可將本發(fā)明快速修正誤差的切普時鐘恢復裝置制成專門芯片，其應用范圍更為廣泛，意義更為重大。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，凡是依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置，設有固定相關器、VCO控制回路及L計數(shù)器，其特征在于其包括固定相關器、移動相關器、VCO控制回路、閘門電路、數(shù)據(jù)反饋支路及L計數(shù)器等部分，其中該固定相關器及移動相關器，是兩個對稱結構的X相關器，固定相關器捕獲輸入信號中的PN序列，實現(xiàn)切普時鐘的粗同步；該X相關器，為對稱結構，消除了載波相位偏差對切普同步的影響；其切普時鐘的修正誤差不僅來自固定相關器，而且更多的修正來自移動相關器，能夠快速修正、恢復和跟蹤；該VCO控制回路，為壓控振蕩器環(huán)路；該閘門電路，受移動相關器的峰值輸出控制，輸出高速脈沖流驅動移動相關器動作；該數(shù)據(jù)反饋支路，消除接收信號中的調制信息對移動相關器輸出的影響；該L計數(shù)器，為L分頻，產生數(shù)據(jù)解調所需的時鐘；A/D轉換器后下變頻后的數(shù)字基帶擴頻信號I和Q送入固定相關器，并送入反饋支路，反饋支路的輸出Id和Qd送入移動相關器；固定相關器和移動相關器產生的誤差相加后作為VCO環(huán)路的輸入，VCO環(huán)路的輸出為切普時鐘，供給固定相關器和移動相關器，同時供給L計數(shù)器產生數(shù)據(jù)時鐘輸出，L計數(shù)器的復位受固定相關器峰值脈沖控制；移動相關器的峰值脈沖送閘門電路，閘門電路的輸出供給移動相關器；上述結構相組合，構成本發(fā)明直接序列擴頻通信接收機的切普時鐘恢復裝置。
2.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于切普時鐘恢復裝置的信號工作流程及電路連接關系如下下變頻后的信號IB和QB經A/D變換后成為數(shù)字信號I，即I
)和Q(即Q
)送入固定相關器的信號輸入端；該本地序列發(fā)生器，其輸出PNI和PNQ連接至本地序列PNI和PNQ輸出端；該VCO環(huán)路，其輸出MAINCLK連接至時鐘輸入端；輸出Xoutf是固定相關輸出，其連接到VCO環(huán)路1XCOROUT
輸入端，作為VCO的誤差源之一，同時該信號連到L計數(shù)器的輸入端，作為該L計數(shù)器清零之用；該信號的最高有效位還和移動相關器的RESTART端相連，作為移動相關器中的本地序列定位之用；該固定相關器其輔助電路中，MAINCLK輸入時鐘經L，此處L=192，分頻產生的IQDMP輸出作為切普時鐘輸出；數(shù)字信號I
和Q
經固定相關器的FIFO的延遲線后，得到一符延遲后的IDD
和QDD
信號，連接到DELAYI
和DELAYQ
反饋支路的數(shù)據(jù)輸入端，在這里與判決輸出后的數(shù)據(jù)比特FEEDBACKIHE和FEEDBACKQ路相乘，去除接收信號中的調制信息，其輸出ID
和QD
送入移動相關器；該移動相關器的本地移動序列發(fā)生器，其輸出PNIM和PNQM作為移動相關器的本地移動序列的輸入PNIM和PNQM；該移動相關器的輸出XOUTM連到VCO環(huán)路的2XCOROUT
輸入端，作為VCO的另一誤差源；該信號的最高有效位同時連接到閘門電路的輸入端，作為其啟動脈沖；該閘門電路的輸出信號為高速脈沖串HIGHSPEEDPULSES，其連接到移動序列發(fā)生器的輸入端；移動相關器的輸出2XCOROUT
和固定相關器的輸出2XCOROUT
在誤差提取電路中形成VCO所需的誤差信號，VCO的輸出MAINCLK經L分頻后產生IQDMP，該IQDMP時鐘即為經快速修正過的切普時鐘。
3.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的固定相關器其將兩個輸入信號與本地固定序列分別相關，再將兩個相關結果平方后相加，相加的結果作為固定相關器的輸出，消除下變頻載波相位誤差對相關值的影響；該固定相關器，其包括兩個信號移位寄存器、一個或兩個PN序列存放器、兩個相關運算器、兩個平方器、一個加法器以及一個門限比較器；輸入信號I和Q分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地PN序列的每一位進行相關運算，相關運算的輸出送入平方器，二個平方器的輸出相加，和值送門限比較器，此和值超過設定的門限就輸出，該輸出即為固定相關器的輸出Xoutf。
4.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的移動相關器將兩個輸入信號與本地移動序列分別相關，再將兩個相關結果平方后相加，相加的結果作為移動相關器的輸出，消除下變頻載波相位誤差對相關值的影響；該移動相關器，包括兩個移位寄存器、一個或兩個可移動的PN序列存放器、兩個相關運算器、兩個平方器、一個加法器以及一個門限比較器；輸入信號Id和Qd分別串行送入移位寄存器，移位寄存器的每一單元輸出與本地可移動的PN序列的每一位進行相關運算，即對應相乘，并將所有的相乘結果加起來，相關運算的輸出送入平方器，兩個平方器的輸出相加，和值送門限比較器，如果此和值超過設定的門限就輸出，該輸出即為移動相關器的輸出Xoutm；移動相關器中的本地PN序列存放器的復位受固定相關器峰值脈沖的控制。
5.根據(jù)權利要求3或4所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的固定相關器其輸入信號的移位寄存器是8比特并行的移位寄存器，每輸入一個信號采樣點，相關器將移位寄存器內容與本地PN序列進行一次長為L的相關運算，即將移位寄存器每一單元內容與本地PN序列的每個比特相乘并累加，輸出一個相關值；固定相關器中的每個相關器包含L個乘法器和L個累加器，每輸入一個采樣點，累加器取一次值并清零；在BPSK擴頻通信方式，固定相關器的本地PN序列只有一個，而在QPSK擴頻通信方式，與發(fā)送端相一致，可以有不同的兩個本地PN序列。兩路輸入分別與兩個本地PN序列相關。
6.根據(jù)權利要求1、3或5所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的固定相關器其電路連接結構如下:兩個移位寄存器分別由U2-U7和U22-U27FIFO(74F433)所組成；兩個相關器由單片累加器STEL-2410(U9)及U11-U14組成的輔助電路構成；兩個平方器、一個加法器和一個門限比較器由單片TMC2249A(U8)承擔；數(shù)字信號I
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器，即U3→U2→U4，U6→U5→U7，數(shù)字信號Q
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器，即U23→U22→U24,U26→U25→U27；本地序列PNI和PNQ送入相關器U9，在主時鐘MAINCLK作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出1XCOROUT
即為固定相關器的輸出Xoutf；每輸入一次采樣點I
和Q
,U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算；每進行一次相乘相加，信號移位寄存器循環(huán)移位一次；U11-U14完成192計數(shù)功能，保證使輸入信號與本地序列進行192次相乘相加后，輸出一次結果。
7.根據(jù)權利要求6所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的固定相關器其具體電路信號連接結構如下:I
連接到U17、U18的2、5、11、14腳，Q
連接到U28、U29的2、5、11、14腳；MAINCLK連接到U11、U12的2腳，U3、U6、U23、U26的2腳，U9的14腳；PNI、PNQ分別連接到U9的17、55腳；QDMP是U14A的輸出，連接到U11、U12的1腳，U17、U18、U28、U29的1腳，U9的31、40腳，U8的1腳，最后輸出；U4、U7的18、19、20、21腳組成8位數(shù)據(jù)總線，U24、U27的18、19、20、21腳組成8位數(shù)據(jù)總線，分別連接到U9的IDD
(1、3、4、5、6、7、8、9腳)和QDD
(60、61、62、64、65、66、68腳)；U9的IOUT
(27、26、25、24、23、22、20、18腳)，分別連接到U8的B[4:11](38、39、40、41、43、44、45、47腳)和A[4:11](55、54、53、52、51、50、49、48腳)；U9的QOUT
(44、45、46、47、48、49、50、51腳)，分別連接到U8的D[4:11](111、110、109、108、107、105、104、103腳)和C[4:11](94、95、96，97、98、99、100、101腳；數(shù)字門限電平THRES
連接于U8的CAS
(82、81、80、79、78、77、76、75、74、73、71、70、69、68、67、66腳)；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出1XCOROUT[8:15]。
8.根據(jù)權利要求1、3或5所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的移動相關器其電路連接結構如下:兩個移位寄存器分別由U2-U7和U22-U27FIFO(74F433)組成；兩個相關器由單片累加器STEL-2410(U9)以及U11-U14組成的輔助電路構成；PNI序列和PNQ序列即為PNIM和PNQM序列；兩個平方器、一個加法器及一個門限比較器由單片TMC2249A(U8)承擔；數(shù)字信號ID
經U17和U18(74HC157)選擇器后，進入8位并行移位寄存器即U3→U2→U4，U6→U5→U7，數(shù)字信號QD
經U28和U29(74HC157)選擇器后，進入8位并行移位寄存器即U23→U22→U24,U26→U25→U27；本地序列PNIM和PNQM送入相關器U9，在主時鐘MAINCLK的作用下，輸入的數(shù)字信號和本地序列在相關器U9中相關，相關結果IOUT
和QOUT
送入平方加法器U8，其輸出2XCOROUT
即為固定相關器的輸出Xoutm；每輸入一次采樣點ID
和QD
，U17-U18和U28-U29選擇器動作一次，將采樣點置入并行信號移位寄存器中，然后進行一次相關運算，即進行192次相乘相加運算；每進行一次相乘相加，信號移位寄存器循環(huán)移位一次；U11-U14完成192計數(shù)功能，保證使輸入信號與本地序列進行192次相乘相加后，輸出一次結果；前述的移動相關器與固定相關器的結構基本相同，不同之處在于固定相關器的本地PN序列(長度=64)相對于輸入信號是固定不動的，即PNI和PNQ的移位時鐘為PNCLK；移動相關器的本地序列相對于輸入信號是突發(fā)性快速移動的，即PNIM和PNQM的移位時鐘為PNCLKM。
9.根據(jù)權利要求8所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的移動相關器其具體電路連接結構如下移動相關器中的PN碼產生電路、移動相關器中的信號連接關系與固定相關器中的PN碼產生電路、固定相關器中的信號連接電路結構關系基本相同，其不同點如下ID
代I
，QD
代Q
；PNIM、PNQM分另代PNI、PNQ；U8的S[8:15](15、14、13、11、10、9、7、6腳)，接輸出2-XCOROUT[8:15]。
10.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的VCO環(huán)路其誤差信號來自固定相關器產生的誤差和移動相關器產生的誤差之和；該VCO環(huán)路，其包括有一個加法器、一個三級移位寄存器、一個減法器、一個D/A轉換器、一個低通濾波器及一個壓控振蕩器VCO；固定相關器的輸出信號Xoutf和移動相關器的輸出信號Xoutm相加后送入三個移位寄存器，將左、右兩寄存器的輸出相減，再送入低通濾波器，其輸出作為VCO的電壓控制輸入，該VCO的輸出即為恢復的切普時鐘；該時鐘供固定相關器和移位相關器中的移位寄存器的移位時鐘，還供給VCO環(huán)路中的三級移位寄存器的移位時鐘，以及提供接收機中解擴匹配濾波器和數(shù)據(jù)解調所需的時鐘。
11.根據(jù)權利要求10所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的VCO環(huán)路其三級移位寄存器是8位并行移位寄存器，左右兩寄存器單元的值相減作為VCO的控制誤差，當后接的低通濾波器為模擬濾波器時，需在減法器和濾波器間插入數(shù)模轉換器(即D/A)，當為全數(shù)字實現(xiàn)時，無需D/A轉換器。
12.根據(jù)權利要求1或11所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的VCO環(huán)路其電路連接結構如下:1XCOROUT
(即Xoutf)及其反向信號，在T1(左)和T3(右)時刻鎖入U11、U12的鎖存器中，并在U9、U10構成的加法器中相加，1DA
實質上是固定相關器的輸出在左、右兩時刻的誤差；同樣地，2XCOROUT
(即Xoutm)及其反向信號，在T1(左)和T3(右)時刻鎖入U16、U17的鎖存器中，并在U14、U15構成的加法器中相加，2DA
實質上是移動相關器的輸出在左右兩時刻的誤差；這兩個誤差經U1和U2(DAC08)轉換為模擬信號，并在U3和U4A中相加，經R13和C8組成的低通濾波器后送VCO U5(MC1648)；上述電路實現(xiàn)了Xoutf和Xoutm相加，移入左、中、右寄存器，并將左、右兩寄存器值相減，再D/A轉換，低通濾波，直至VCO控制等VCO環(huán)路全過程；T1、T2、T3三個時刻的脈沖，其由U6(74161)、U7(7404)及U8(7432)邏輯電路構成，其輸入信號是移動相關器的峰值信號2KCOROUT15和切普時鐘IQDMP，即當移動相關器出現(xiàn)峰值時，記下第一、第二、第三個超過閾值的脈沖位置。
13.根據(jù)權利要求12所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的VCO環(huán)路其具體電路連接結構如下T1接到U11、U16的11腳，T3接到U12、U17的11腳；1XCOROUT
連接到U11的D
(2、3、4、5、6、7、8、9腳)、U7、U13的輸入端；2XCOROUT
連接到U16的D
(2、3、4、5、6、7、8、9腳)、U18、U13的輸入端；U9和U10的輸出S[1:4](4、1、13、10)腳)組成8位數(shù)據(jù)總線，U14和U15的輸出S[1:4]組成8位數(shù)據(jù)總線，分別連接到U1、U2的B[1:8](9、10、11、12、13、14、15、16腳)；U5的OUT(3腳)連接到輸出MAINCLK。
14.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的閘門電路其在啟動脈沖控制下產生一串高速脈沖，該閘門電路包括一個閘門、一個計數(shù)器、一個振蕩器(OSC)、一個脈沖展寬器以及一個觸發(fā)器；該閘門電路在啟動脈沖控制下，輸出M個脈沖串，M是設定的計數(shù)器的最大計數(shù)值；啟動脈沖打開閘門，允許振蕩器OSC的時鐘通過閘門，同時計數(shù)器對通過閘門的時鐘周期數(shù)進行計數(shù)，當計數(shù)器計滿M時關閉閘門，直到下一個啟動脈沖的到來才再一次打開閘門。
15.根據(jù)權利要求14所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的閘門電路其中振蕩器OSC的振蕩頻率高于切普時鐘頻率，可使振蕩器的振蕩頻率等于切普時鐘頻率的兩倍；其啟動脈沖為移動相關器的峰值脈沖，該脈沖經展寬后為高電平送給一“與門”，OSC的輸出也送入該“與門”，“與門”的輸出送M計數(shù)器，計滿后進位信號觸發(fā)一觸發(fā)器由高電平跳轉為低電平，該電平送入“與門”封閉其輸出，即閘門電路輸出M個高速脈沖就停止，直到下一次移動相關器的峰值脈沖的到來；上述觸發(fā)器的輸出狀態(tài)在移動相關器的峰值時刻被置高；計數(shù)器的最大計數(shù)值M的設置決定了切普時鐘誤差的修正速度，M越大修正越慢，反之，M越小修正越快；M最小不能小于每切普的采樣點數(shù)，本裝置每切普采樣3點，M最大不能大于固定相關器和移動相關器的相關長度L；當M等于L時，本切普時鐘誤差的修正速度等于以前裝置的速度，解調性能沒有改善。
16.根據(jù)權利要求15所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的閘門電路的電路連接結構關系為電路設計條件直接序列擴頻，擴頻增益=64；QPSK調制；每切普(Chip)采樣3點，相關長度L=每切普采樣點數(shù)乘以擴頻增益=192；PN序列為Gold序列，長度=64；切普時鐘修正速度參數(shù)M=12=3*4，即每4個切普修正一次。
17.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的反饋支路其由兩個一符號延遲器和兩個乘法器組成，反饋的數(shù)據(jù)與一符號延遲的信號相乘后作為該反饋支路的輸出，在BPSK方式下DI和DQ相連，在QPSK方式下DI和DQ分開。
18.根據(jù)權利要求1或17所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的閘門電路其具體電路連接結構如下該閘門電路，其包括振蕩源U4(OSCB)，閘門U3A(74HC10)及M(M=16)計數(shù)器U5(74161)；移動相關器的峰值輸出即符號比特2XCOR-OUT15經U6A(74123)脈沖展寬后作為閘門的控制信號，M計數(shù)器U5(74161)的進位送入U10A(D觸發(fā)器)產生封閉閘門的控制信號；閘門的輸出高速脈沖HIGHSPEEDPULSES送給移動相關器。閘門電路的U3A(74HC10)的時鐘來自一個固定的振蕩器U4(OSCB)，OSCB的頻率高于輸入信號的采樣速率，這里取2倍。
19.根據(jù)權利要求1或17所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的反饋支路其具體電路連接結構如下兩個乘法器由U1A-U1D、U2A-U2D、U3A-U3D、U4A-U4D的異或門構成；本地序列為二進制序列，輸入的數(shù)字信號與二進制序列的乘法運算可用異或運算代替，接收機中的下變頻后的數(shù)字信號I
和Q
經一數(shù)據(jù)符號延遲后的信號DELAYI
即IDD
)和DELAYQ
即QDD
)分別與反饋數(shù)據(jù)比特FEEDBACKI和FEEDBACKQ按位異或，輸出為ID
和QD
，作為移動相關器的信號輸入，這里的FEEDBACKI(I Data Out)和FEEDBACKQ(Q Data Out)是數(shù)據(jù)解調器的輸出。
20.根據(jù)權利要求1所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的計數(shù)器其是最大計數(shù)量為L的異步清零計數(shù)器，L為擴頻增益乘以每切普的采樣點數(shù)，其等于固定相關器和移動相關器的相關長度；該計數(shù)器有復位(清零)輸入端、時鐘輸入端以及L分頻輸出端；該計數(shù)器對輸入時鐘進行L分頻，在復位脈沖作用下立即使計數(shù)器清零，其分頻輸出與復位端信號同步。
21.根據(jù)權利要求20所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的L計數(shù)器其具體電路連接結構如下該L計數(shù)器，由U1(7404)、U2(74161)、U7(74161)、U8(7420)及U9(7432)邏輯電路構成，電路的輸入時鐘為切普時鐘IQDMP，最大計數(shù)值L為192，輸出為CLKOUT，供給匹配濾波器和數(shù)據(jù)解調器；計數(shù)器在固定相關器的峰值時刻清零，1XCOROUT15反相后作為計數(shù)器U2、U7的清除信號，L計數(shù)器計滿后自動回零。
22.根據(jù)權利要求1至21中任一權利要求所述的快速修正誤差的切普時鐘恢復裝置，其特征在于所述的閘門環(huán)路其具體電路連接結構如下2XCOROUT15連接到U6A的1腳、U10A的4腳；U4的OUT(3腳)連接到U3A的1腳，U6A的Q(13腳)連接到U3A的2腳，U10A的Q(5腳)連接到U3A的13腳；U3A的12腳連接到U5的2腳，同時送輸出HIGHSPEEDPULSES。
全文摘要
一種直接序列擴頻BPSK/QPSK通信接收機的快速修正誤差的切普時鐘恢復裝置,其包括固定相關器、移動相關器、VCO控制回路、閘門電路、數(shù)據(jù)反饋支路及L計數(shù)器等部分,在切普時鐘恢復部分除設有固定相關器另加設移動相關器,并設有反饋支路和閘門電路。產生切普時鐘的壓控振蕩器VCO同時受固定相關器和移動相關器的輸出誤差控制,降低誤碼率。提高切普時鐘恢復跟蹤速度和質量,可廣泛應用于通訊接收機中,適用于點對點擴頻通信,點對多點擴頻通信及CDMA移動通信。
文檔編號H04B1/707GK1219040SQ98120500
公開日1999年6月9日 申請日期1998年10月28日 優(yōu)先權日1998年10月28日
發(fā)明者胡愛群, 吳冬生 申請人:香港大學