專利名稱：區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于雷達(dá)信號記錄和傳輸處理裝置領(lǐng)域。
在對寬帶的雷達(dá)信號進(jìn)行記錄、傳輸過程中，需對雷達(dá)信號進(jìn)行帶寬的壓縮和恢復(fù)處理。雷達(dá)的方位、同步和視頻信號經(jīng)雷達(dá)輸入接口電路進(jìn)行幅度、極性和阻抗匹配處理后，在波門和時(shí)鐘控制下完成對雷達(dá)視頻信號的頻帶壓縮，壓縮后的視頻信號與信道碼相混合產(chǎn)生組合雷達(dá)視頻信號，這種組合雷達(dá)視頻信號必須進(jìn)行信號頻帶的恢復(fù)處理，即對雷達(dá)組合視頻信號進(jìn)行分離，方位、同步信號再生及視頻信號頻帶恢復(fù)等處理，才能恢復(fù)出原始雷達(dá)信號?，F(xiàn)有的非相參脈沖體制雷達(dá)信號的頻帶壓縮與恢復(fù)主要是利用CCD或RAM器件存貯雷達(dá)信號，并通過改變信號存貯時(shí)的讀、寫速率實(shí)現(xiàn)的。信號壓縮和恢復(fù)處理范圍從零距離開始，信號處理的時(shí)鐘和壓比是固定不變的。信號頻帶可壓縮與恢復(fù)的倍數(shù)取決于雷達(dá)脈沖重復(fù)周期與所需處理的雷達(dá)信號的距離范圍之比。這樣，處理信號的距離范圍和信號頻帶的壓比就受到一定的限制。對于遠(yuǎn)距離的目標(biāo)回波信號或?qū)τ诖髱挼睦走_(dá)信號就很難被通用電視傳輸設(shè)備傳輸或被普通家用錄像機(jī)記錄。
本實(shí)用新型的目的是克服上述雷達(dá)信號頻帶恢復(fù)設(shè)備的缺點(diǎn)采用區(qū)域設(shè)置和控制技術(shù)，通過對處理區(qū)域的預(yù)置，將頻帶處理范圍集中于所關(guān)心的雷達(dá)覆蓋區(qū)域，去除不需要的雷達(dá)回波信號，壓縮傳輸、記錄以及數(shù)據(jù)處理的容量；采用了壓比自適應(yīng)控制，實(shí)現(xiàn)頻帶壓比的自動(dòng)調(diào)整。頻帶壓縮后的恢復(fù)倍數(shù)由壓比確定，信號恢復(fù)處理不需要從零距離開始，而是從所對應(yīng)的區(qū)域設(shè)置距離起始。從而保證在實(shí)現(xiàn)傳輸和需要的頻帶前提下，獲得最大的處理范圍，有效地解決了信號頻帶壓縮、恢復(fù)倍數(shù)與雷達(dá)脈沖重復(fù)周期和信號處理范圍間的矛盾。對于窄脈沖(大帶寬)雷達(dá)信號，在遠(yuǎn)距離的處理區(qū)域上，能夠比已有技術(shù)得到更大的頻帶壓縮比。從而，可在通用電視信號傳輸設(shè)備上或記錄設(shè)備上，對所關(guān)心的區(qū)域?qū)崿F(xiàn)高質(zhì)量的信號選擇性傳輸和記錄。此外，本實(shí)用新型的雷達(dá)信號輸入輸出接口可實(shí)現(xiàn)與多種岸、船雷達(dá)相配接；RS232標(biāo)準(zhǔn)的串行接口可與微機(jī)或電子海圖信息系統(tǒng)相連接，實(shí)現(xiàn)雷達(dá)參數(shù)記錄與處理區(qū)域的自動(dòng)設(shè)置。
本實(shí)用新型的技術(shù)解決方案為區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器是由箱體〔III〕、前面板〔I〕、后蓋板〔II〕及裝在箱體中若干塊帶有電子線路及電子元器件的插板所組成，具有雷達(dá)信號輸入接口電路〔B1〕和頻帶恢復(fù)后的雷達(dá)信號輸出接口電路〔B9〕。頻帶恢復(fù)處理器具有數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕，數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕，頻帶恢復(fù)電路〔B4〕，控制波門產(chǎn)生電路〔B5〕，方位信號恢復(fù)電路〔B6〕，地址產(chǎn)生器〔B7〕，控制數(shù)據(jù)緩沖器〔B8〕，時(shí)鐘產(chǎn)生器〔B10〕，時(shí)間顯示〔B6〕驅(qū)動(dòng)電路〔B11〕，在箱體〔III〕內(nèi)插板〔3-1〕、〔3-2〕上裝有方位信號恢復(fù)電路；插板〔3-3〕、〔3-4〕上裝有數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕，數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕，控制數(shù)據(jù)緩沖器〔D8〕；插板〔3-5〕上裝有控制波門產(chǎn)生電路〔B5〕，時(shí)鐘產(chǎn)生器〔B10〕；插板〔3-6〕上裝有頻帶恢復(fù)電路〔B4〕，地址產(chǎn)生器〔B7〕；插板〔3-7〕為測試板，電路板〔3-10〕上裝有時(shí)間和數(shù)據(jù)恢復(fù)顯示板，并與前面板〔I〕上的時(shí)間顯示器〔1-3〕相連接；電路板〔3-11〕為母板和接口板，箱體〔III〕內(nèi)右側(cè)面裝有直流電源〔3-8〕見附

圖1、2、3。
區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器的頻帶恢復(fù)電路〔B4〕是由雷達(dá)組合視頻信號A/D轉(zhuǎn)換器〔B4-1〕，組合視頻數(shù)據(jù)存貯器〔B4-2〕、〔B4-3〕，數(shù)據(jù)二選一電路〔B4-4〕，D/A轉(zhuǎn)換器〔B4-5〕，數(shù)據(jù)緩沖器〔B4-7〕、〔B4-8〕組成，見附圖5、7。
區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器的數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕是由單片機(jī)和RAM組成的數(shù)據(jù)分離、糾錯(cuò)電路〔B3-1〕，數(shù)據(jù)緩沖器〔B3-2〕，真同步產(chǎn)生器〔B3-3〕，同步丟失檢測電路〔B3-4〕，再生同步脈沖產(chǎn)生器〔B3-5〕組成；數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕由解調(diào)器〔B2-1〕，數(shù)據(jù)串/并轉(zhuǎn)換電路〔B2-2〕組成，見附圖4、6。
1.雷達(dá)信號頻帶壓縮后的恢復(fù)處理過程雷達(dá)信號〔方位、同步、視頻信號)經(jīng)雷達(dá)輸入接口電路進(jìn)行幅度、極性和阻抗匹配處理后，在波門和時(shí)鐘控制下完成對雷達(dá)視頻信號的頻帶壓縮后，同時(shí)還須將壓縮后的視頻信號與信道碼相混合，產(chǎn)生組合雷達(dá)視頻信號。
此組合視頻信號經(jīng)傳輸或記錄設(shè)備記錄與再現(xiàn)后，經(jīng)數(shù)據(jù)和視頻分離后數(shù)據(jù)送處串并轉(zhuǎn)換器將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并送數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路，將方位數(shù)據(jù)、處理最小距離Rmin和壓比N分離出來后送至各自的電路中。同步數(shù)據(jù)送同產(chǎn)生器，產(chǎn)生同步脈沖，方位數(shù)據(jù)控制方位信號恢復(fù)電路，實(shí)現(xiàn)方位信號的再現(xiàn)。視頻信號經(jīng)A/D轉(zhuǎn)換器轉(zhuǎn)換后產(chǎn)生的視頻數(shù)據(jù)，在控制波門的控制下存入RAM。波門控制電路產(chǎn)生控制RAM讀寫狀態(tài)的主控波門CGM、RAM寫地址產(chǎn)生控制波門CGW和RAM讀地址產(chǎn)生控制波門CGR等。主控波門CGM控制兩個(gè)RAM讀寫狀態(tài)的切換，即在一個(gè)雷達(dá)同步周期為寫入，在下一個(gè)雷達(dá)同步周期則為讀出。RAM寫地址產(chǎn)生控制波門CGW由組合視頻的視頻信號起始點(diǎn)開始產(chǎn)生，到下一個(gè)同步脈沖產(chǎn)生時(shí)結(jié)束，在此期間，控制選通A/D轉(zhuǎn)換時(shí)鐘和RAM寫地址產(chǎn)生時(shí)鐘。CGR相對于恢復(fù)的同步脈沖的延時(shí)時(shí)間與Rpmin相對應(yīng)，其控制選通D/A轉(zhuǎn)換時(shí)鐘和RAM讀地址產(chǎn)生時(shí)鐘。視頻數(shù)據(jù)以N倍于A/D轉(zhuǎn)換速率的速度由RAM中讀出，并送D/A轉(zhuǎn)換器進(jìn)行D/A轉(zhuǎn)換，實(shí)現(xiàn)視頻完信號的頻帶恢復(fù)?；謴?fù)后的同步、方位和雷達(dá)視頻信號極性、幅度、阻抗和形式轉(zhuǎn)換后輸出。
2.區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理電路〔B〕在雷達(dá)信號頻帶恢復(fù)處理電路〔B〕中，組合視頻信號輸入接口電路〔B1〕對組合視頻信號a5經(jīng)放大濾波整形等處理后，將視頻信號和數(shù)據(jù)分離，數(shù)據(jù)送串/并轉(zhuǎn)換器〔B2〕，視頻信號送頻帶恢復(fù)處理電路〔B4〕，信道碼數(shù)據(jù)b5經(jīng)數(shù)據(jù)串/并行轉(zhuǎn)換電路〔B2〕轉(zhuǎn)換為并行數(shù)據(jù)c5，送數(shù)據(jù)分離與同步脈沖恢復(fù)和糾錯(cuò)電路〔B3〕，〔B3〕恢復(fù)產(chǎn)生的內(nèi)部同步脈沖f5和區(qū)域控制數(shù)據(jù)送控制波門產(chǎn)生電路〔B5〕，控制產(chǎn)生〔B〕單元的控制波門CG。〔B3〕恢復(fù)的壓比數(shù)據(jù)i5送時(shí)鐘產(chǎn)生電路〔B10〕產(chǎn)生〔B〕中的全部時(shí)鐘信號，其中ck1，與波門控制電路產(chǎn)生的控制波門CG一道控制地址產(chǎn)生器〔B7〕，產(chǎn)生頻帶恢復(fù)電路中RAM讀寫地址；另一部份時(shí)鐘ck2送入頻帶恢復(fù)電路〔B4〕，控制〔B4〕中的A/D、D/A轉(zhuǎn)換等過程。〔B1〕分離出的視頻信號e5在頻帶恢復(fù)電路〔B4〕中由時(shí)鐘和波門控制進(jìn)行慢速A/D轉(zhuǎn)換、存貯和快速讀取D/A轉(zhuǎn)換，頻帶恢復(fù)后的視頻信號m5經(jīng)恢復(fù)信號接口電路〔B9〕輸出?！睟6〕為方位信號恢復(fù)電路其在控制波門的控制下，將〔B3〕分離出的方位數(shù)據(jù)恢復(fù)為增量方位脈沖g5，經(jīng)〔B9〕輸出。〔B3〕恢復(fù)的外部同步脈沖d5也經(jīng)〔B9〕輸出。信號輸出接口電路〔B9〕完成對恢復(fù)視頻、同步和方位信號的極性、幅度、形式和阻抗等的轉(zhuǎn)換。輸出的同步脈沖信號為P5，方位信號為O5，視頻信號為n5。時(shí)間顯示驅(qū)動(dòng)電路〔B11〕完成〔B3〕分離和產(chǎn)生的時(shí)間數(shù)據(jù)的顯示驅(qū)動(dòng)，將時(shí)間數(shù)據(jù)I5送到前面板顯示器顯示?？刂茢?shù)據(jù)緩沖器〔B8〕，將壓比緩存一個(gè)脈沖重復(fù)周期、本次組合視頻中的視頻信號經(jīng)A/D轉(zhuǎn)換和RAM存貯，要在下一個(gè)周期方可由RAM中讀出，恢復(fù)為雷達(dá)原始視頻信號，見附圖3。
3.頻帶恢復(fù)電路〔B4〕在頻帶恢復(fù)電路中的雷達(dá)組合視頻信號A/D轉(zhuǎn)換器〔B4-1〕和D/A轉(zhuǎn)換器〔B4-5〕采用型號為KSV3110型芯片，數(shù)據(jù)存貯器〔B4-2〕、〔B4-3〕采用兩個(gè)MT5C6408型RAM存貯器，兩個(gè)RAM讀寫狀態(tài)交替更換，一個(gè)為寫狀態(tài)，另一個(gè)為讀狀態(tài)。數(shù)據(jù)緩沖器采用74LS374型，見附圖5、7。
4.數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕和數(shù)據(jù)分離、糾錯(cuò)與同步恢復(fù)電路〔B3〕由組合視頻接口電路〔B1〕進(jìn)行視頻和數(shù)據(jù)分離后的信道碼數(shù)據(jù)b5進(jìn)入數(shù)據(jù)串/并行轉(zhuǎn)換器后，經(jīng)解調(diào)器〔B2-1〕，將信道碼數(shù)據(jù)還原為串行bit碼數(shù)據(jù)b6，又經(jīng)數(shù)據(jù)串/并行轉(zhuǎn)換電路〔B2-2〕將串行bit碼數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)C5。
數(shù)據(jù)分離、糾錯(cuò)電路〔B3-1〕主體機(jī)由8031的單片機(jī)構(gòu)成，并行數(shù)據(jù)C5經(jīng)數(shù)據(jù)口送入〔B3-1〕，〔B3-1〕根據(jù)方位數(shù)據(jù)、區(qū)域和壓比數(shù)據(jù)的幀間相關(guān)性，對數(shù)據(jù)進(jìn)行糾錯(cuò)和分離處理。數(shù)據(jù)緩沖器〔B3-2〕主體為RAM，型號為74LS374。真同步產(chǎn)生器〔B3-3〕由同步字恢復(fù)真同步脈沖，而當(dāng)未能成功地恢復(fù)出同步脈沖時(shí)，其產(chǎn)生一觸發(fā)脈沖控制再生同步脈沖產(chǎn)生器〔B3-5〕，產(chǎn)生一個(gè)再生同步脈沖，以保證再現(xiàn)的雷達(dá)信號不產(chǎn)生丟失周期現(xiàn)象，見附圖4、6。
本實(shí)用新型可根據(jù)雷達(dá)脈沖重復(fù)周期和處理區(qū)域的距離自動(dòng)選取頻帶壓縮和恢復(fù)倍數(shù)，確保以最適當(dāng)?shù)膲罕葘走_(dá)信號進(jìn)行處理。可一機(jī)多用，兼作雷達(dá)信號的有線或無線傳輸?shù)男盘柡铣膳c分離設(shè)備和記錄與再現(xiàn)設(shè)備。設(shè)備成本低，功能強(qiáng)，效益高。
附圖1是頻帶恢復(fù)處理器的外形圖。其中1-1是型號標(biāo)牌，1-2是電源開關(guān)，1-3是時(shí)間顯示器，1-4是電儀表。
附圖2是區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器結(jié)構(gòu)裝配圖附圖3是頻帶恢復(fù)處理器〔B〕的電路構(gòu)成框圖附圖4是數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕和數(shù)據(jù)分離、糾錯(cuò)與同步恢復(fù)電路〔B3〕的構(gòu)成框圖。
附圖5是頻帶恢復(fù)電路〔B4〕構(gòu)成框圖附圖6是〔B2〕、〔B3〕的電子線路原理圖附圖7是〔B4〕的電子線路原理圖下面是本實(shí)用新型的一個(gè)實(shí)施例，結(jié)合附圖詳細(xì)說明其細(xì)節(jié)。
組合視頻信號a5經(jīng)組合視頻接口電路〔B1〕后將數(shù)據(jù)和視頻分離開來，數(shù)據(jù)經(jīng)放大整形后送數(shù)據(jù)串/并轉(zhuǎn)換器〔B2〕，視頻信號經(jīng)放大濾波后送頻帶恢復(fù)電路〔B4〕。數(shù)據(jù)串/并轉(zhuǎn)換器〔B2〕將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)。此串行數(shù)據(jù)由同步碼、方位碼、壓比值、時(shí)鐘編碼及起始距離碼組成，信道碼形式為曼徹斯特碼。因此，在〔B2〕中很方便地實(shí)現(xiàn)了位同步串并變換，且同步誤差小于20ns。〔B2〕輸出的并行數(shù)據(jù)送同步產(chǎn)生數(shù)據(jù)分離和糾錯(cuò)電路〔B3〕。〔B3〕產(chǎn)生的同步脈沖控制波門產(chǎn)生電路〔B5〕產(chǎn)生所需的各種波門控制信號，并將方位數(shù)據(jù)和壓比區(qū)域等控制數(shù)據(jù)分離出來，分別送方位信號恢復(fù)電路〔B6〕和波門產(chǎn)生電路〔B5〕及時(shí)鐘產(chǎn)生電路〔B10〕。波門產(chǎn)生電路〔B5〕產(chǎn)生頻帶恢復(fù)電路〔B4〕中的RAM讀寫狀態(tài)的主控波門CGM和RAM讀/寫地址產(chǎn)生器〔B7〕的波門控制信號CGW和CGR。CGM控制〔B4〕中RAMI和RAMII的讀寫狀態(tài)的切換。CGW由組合視頻中的視頻信號起始點(diǎn)開始產(chǎn)生，到下個(gè)同步脈沖產(chǎn)生時(shí)結(jié)束，以選通A/D轉(zhuǎn)換器時(shí)鐘和RAM寫地址時(shí)鐘。CGR相對恢復(fù)的同步脈沖的延時(shí)與處理區(qū)域的起始距離Rmin相對應(yīng)，以選通D/A轉(zhuǎn)換時(shí)鐘和RAM讀地址產(chǎn)生時(shí)鐘。緩沖器〔B8〕將壓比N緩存一個(gè)脈沖重復(fù)周期，以便與當(dāng)前周期的視頻信號經(jīng)A/D轉(zhuǎn)換后存入RAM要在下個(gè)脈沖重復(fù)周期才能經(jīng)D/A轉(zhuǎn)換實(shí)現(xiàn)頻帶恢復(fù)這一過程相一致。時(shí)間產(chǎn)生器〔B10〕產(chǎn)生的時(shí)鐘ck1控制地址產(chǎn)生器產(chǎn)生RAM的讀，寫地址；A/D、D/A轉(zhuǎn)換時(shí)鐘ck2控制〔B4〕中的A/D和D/A轉(zhuǎn)換器實(shí)現(xiàn)對e5的A/D轉(zhuǎn)換和以高于A/D時(shí)鐘頻率N倍的速率由RAM讀取視頻數(shù)據(jù)和進(jìn)行D/A轉(zhuǎn)換，產(chǎn)生頻帶恢復(fù)的雷達(dá)視頻信號m5。在輸出接口電路〔B9〕中，通過對輸出信號的電平、極性、阻抗信號形式的調(diào)整和轉(zhuǎn)換，實(shí)現(xiàn)與相配接的雷達(dá)顯示、信號數(shù)據(jù)處理或ARPA(雷達(dá)自動(dòng)標(biāo)繪議)等設(shè)備之間的良好匹配。
權(quán)利要求1.一種區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器是由箱體〔III〕、前面板〔I〕、后蓋板〔II〕及裝在箱體中的若干塊帶有電子線路和電子元器件的插板所組成，具有組合視頻輸入接口電路〔B1〕和頻帶恢復(fù)后的雷達(dá)信號輸出接口電路〔B9〕，其特征是，頻帶恢復(fù)處理器具有數(shù)據(jù)串行/并行轉(zhuǎn)換器〔B2〕，數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕，頻帶恢復(fù)電路〔B4〕，控制波門產(chǎn)生電路〔B5〕，方位信號恢復(fù)電路〔B6〕，地址產(chǎn)生器〔B7〕，控制數(shù)據(jù)緩沖器〔B8〕，時(shí)鐘產(chǎn)生器〔B10〕，時(shí)間顯示驅(qū)動(dòng)電路〔B11〕，在箱體〔III〕內(nèi)插板〔3-1〕、〔3-2〕上裝有方位信號恢復(fù)電路〔B6〕；插板〔3-3〕、〔3-4〕上裝有數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕，數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕，控制數(shù)據(jù)緩沖器〔B8〕；插板〔3-5〕上裝有控制波門產(chǎn)生電路〔B5〕，時(shí)鐘產(chǎn)生器〔B10〕；插板〔3-6〕上裝有頻帶恢復(fù)電路〔B4〕，地址產(chǎn)生器〔B7〕；插板〔3-7〕為測試板，電路板〔3-10〕上裝有時(shí)間和數(shù)據(jù)恢復(fù)顯示板，并與前面板〔I〕上的時(shí)間顯示器相連接；電路板〔3-11〕為母板和接口板，箱體〔III〕內(nèi)右側(cè)面裝有直流電源〔3-8〕。
2.如權(quán)利要求1所述的區(qū)域可控雷達(dá)頻帶恢復(fù)處理器，其特征是頻帶恢復(fù)電路〔B4〕由雷達(dá)組合視頻信號A/D轉(zhuǎn)換器〔B4-1〕，組合視頻數(shù)據(jù)存貯器〔B4-2〕、〔B4-3〕，數(shù)據(jù)二選一電路〔B4-4〕，D/A轉(zhuǎn)換器〔B4-5〕，數(shù)據(jù)緩沖器〔B4-7〕、〔B4-8〕組成。
3.如權(quán)利要求1或2所述的區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器，其特征是數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路〔B3〕是由單片機(jī)和RAM組成的數(shù)據(jù)分離、糾錯(cuò)電路〔B3-1〕，數(shù)據(jù)緩沖器〔B3-2〕，真同步產(chǎn)生器〔B3-3〕，同步丟失檢測電路〔B3-4〕，再生同步脈沖產(chǎn)生器〔B3-5〕組成；數(shù)據(jù)串/并行轉(zhuǎn)換器〔B2〕由解調(diào)器〔B2-1〕，數(shù)據(jù)串/并轉(zhuǎn)換電路〔B2-2〕組成。
專利摘要一種區(qū)域可控雷達(dá)信號頻帶恢復(fù)處理器屬雷達(dá)信號記錄傳輸處理裝置領(lǐng)域，由箱體及裝在箱體中的若干塊帶有電子線路和電子元器件的插板組成，它具有數(shù)據(jù)串/并行轉(zhuǎn)換器、數(shù)據(jù)分離、糾錯(cuò)和同步恢復(fù)電路、頻帶恢復(fù)等電路?？蓪?shí)現(xiàn)處理區(qū)域的預(yù)置和控制，具有與微機(jī)通信功能，也可與多種型號不同的船用或港口雷達(dá)相配接，可一機(jī)多用、設(shè)備成本低、效益高、可實(shí)現(xiàn)用普通家用錄相機(jī)高質(zhì)量地記錄傳輸雷達(dá)信號。
文檔編號H04N5/91GK2253484SQ9622512
公開日1997年4月30日 申請日期1996年1月13日 優(yōu)先權(quán)日1996年1月13日
發(fā)明者柳曉鳴, 索繼東, 劉人杰, 張潤澤, 房少軍, 金紅 申請人:大連海事大學(xué)