專利名稱：同步電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一個同步電路裝置，特別是適用于一個多路復(fù)用/多路解復(fù)用單元中的同步電路裝置，但并不僅限于此。
這種裝置用于提高或降低出現(xiàn)在連接線上的脈沖信號流，即比特流的傳輸速率。
當(dāng)比特流中的脈沖信號合成為帶有地址指示段和信息攜帶段，最好是根據(jù)ATM系統(tǒng)所述方式構(gòu)造的數(shù)據(jù)分組或數(shù)據(jù)信元時，本發(fā)明能得到特別的應(yīng)用。
本發(fā)明的同步電路裝置建立在下述能力的基礎(chǔ)上，即借助于接收電路，在由緊密相連并完全確定的數(shù)據(jù)包組成的一個或多個連續(xù)發(fā)生的定向比特流中確定兩個彼此相鄰緊接的數(shù)據(jù)包之間的邊界，從而為使接收數(shù)據(jù)包和接收機(jī)中的同步信號的同步創(chuàng)造了條件。
本發(fā)明還建立在確定兩個相互連接的數(shù)據(jù)包之間的“接口”或“邊界”這種可能性的基礎(chǔ)上，其中緊跟在前一數(shù)據(jù)包最后一個比特位之后的是下一數(shù)據(jù)包的第一個比特位。
背景技術(shù)：
描述上述定義類型的同步電路裝置是已知并標(biāo)準(zhǔn)化了的技術(shù)。
例如，我們知道在一個多路復(fù)用/多路解復(fù)用單元中提供一個同步電路裝置以使組成數(shù)據(jù)包的比特流同步，采用將每個數(shù)據(jù)包分成一個地址段和一個信息段的原理，以及把整個數(shù)據(jù)包分成指定數(shù)目的部分，一個或多個字節(jié)或字。當(dāng)采用已知技術(shù)時，通過不斷地給每個被發(fā)送數(shù)據(jù)包的連續(xù)比特序列中一個預(yù)定部分內(nèi)的比特位一個位置值以使它們具有由預(yù)定校驗(yàn)或控制計算指定的值(例如“0”)，就能確定被分成相互連續(xù)并完全確定的數(shù)據(jù)包的一個連續(xù)定向比特流中兩個相鄰數(shù)據(jù)包之間的邊界。
計算屬于各接收數(shù)據(jù)包并對應(yīng)于一個連續(xù)比特序列上述指定部分的比特序列值，以確定上述校驗(yàn)計算將得出預(yù)定值的范圍。
當(dāng)取得一致結(jié)果時，根據(jù)所選部分的比特序列就確定了兩個相互連續(xù)的數(shù)據(jù)包之間的邊界。
在多路復(fù)用操作中，組成數(shù)據(jù)包的比特流將以高于100Mb/s的比特速度出現(xiàn)在一組輸入連接上，然后以更高的速率出現(xiàn)在一條輸出連接上，而在多路解復(fù)用操作時作反向應(yīng)用，這些過程不改變數(shù)據(jù)包的信息內(nèi)容。
對于描述本發(fā)明的實(shí)施例，應(yīng)當(dāng)注意的是我們知道可為一個標(biāo)準(zhǔn)的ATM數(shù)據(jù)信元或ATM數(shù)據(jù)包附加一個用于提供內(nèi)部交換地址信息的附加信息比特位段，它在交換單元輸入端被加入到標(biāo)準(zhǔn)的ATM數(shù)據(jù)信元上，在其輸出端被移去。
在美國專利說明書NO.5,130,984中說明和描述了這方面早期技術(shù)的一個實(shí)例。
發(fā)明概述技術(shù)問題當(dāng)考慮到如上所述的早期已知技術(shù)時，將會看到在提供一個同步電路裝置時存在一個技術(shù)問題，這個裝置將能使接收單元確定或確立兩個相鄰緊接的數(shù)據(jù)包之間的邊界，它利用簡單的功能裝置，例如一片集成電路，借助于控制模塊或控制邏輯，通過在各比特流的串-并變換器中插入一個與同步要求對應(yīng)的時間延遲來使每個輸入比特流同步，其中得到的并行格式同步比特流能夠通過上述控制模塊或控制邏輯提供給存儲器，存儲器再通過緩沖器電路和一個并-串變換器將比特流送到輸出連接上。
還將看到實(shí)現(xiàn)與下一操作相聯(lián)系的優(yōu)點(diǎn)時存在另一個技術(shù)問題，這一操作即在一個ATM數(shù)據(jù)信元或類似結(jié)構(gòu)中選擇標(biāo)準(zhǔn)化地址段或該段與一個附加段的組合，這個附加段是作為參考段或參考部分提供內(nèi)部交換地址信息的。
實(shí)現(xiàn)與下一操作相聯(lián)系的優(yōu)點(diǎn)時存在另一個技術(shù)問題，這一操作即從每個數(shù)據(jù)包比特流中選出一預(yù)定部分，再把這一部分分成預(yù)定數(shù)目的子段。
還將會看到實(shí)現(xiàn)使用下一事實(shí)的必要性的一個技術(shù)問題，這一事實(shí)是必須不斷這樣選擇傳輸中該段中比特位的值，從而使它們總能在預(yù)定校驗(yàn)計算或所選奇偶校驗(yàn)中提供一個可被接收機(jī)承認(rèn)的預(yù)定值。
還將會看到實(shí)現(xiàn)以下意義時的一個技術(shù)問題，即在接收單元中計算屬于各個數(shù)據(jù)包并同時等于或超出上述部分的一個連續(xù)比特序列，以確定在校驗(yàn)計算中其中所包含的每個子段都給出了預(yù)定值的范圍。
另一個技術(shù)問題是認(rèn)識到以下問題的重要性，即當(dāng)從插入到相應(yīng)數(shù)據(jù)包的子段的接收單元中的校驗(yàn)計算或奇偶校驗(yàn)所得的計算結(jié)果與給定值之間相一致時，包括在相應(yīng)子段中的比特序列就能初始同步，從而能夠建立兩個相互鄰接且緊靠的數(shù)據(jù)包之間的界限。
還將會看到當(dāng)整個被指定的部分正好由各個數(shù)據(jù)包的可尋址部分組成時，實(shí)現(xiàn)由此獲得的優(yōu)點(diǎn)時存在一個技術(shù)問題。
另一個技術(shù)問題是借助簡單的裝置提供條件，使得這個段能根據(jù)比特位數(shù)分成獨(dú)立的子段，為帶有或不帶有附加內(nèi)部交換地址信息的ATM數(shù)據(jù)信元所選取的子段數(shù)至少為四。
還將會看到在實(shí)現(xiàn)可靠度以及由以下方式所獲得的優(yōu)點(diǎn)時存在一個技術(shù)問題，這種方式即只有當(dāng)對于預(yù)定數(shù)目并相互連續(xù)的數(shù)據(jù)包的各個子段從校驗(yàn)計算或奇偶校驗(yàn)得出的計算值和預(yù)計值一致時，才確定邊界。
另外一個技術(shù)問題是實(shí)現(xiàn)以下操作當(dāng)沒有取得一致時，需要進(jìn)行一次搜索，將連續(xù)比特序列的一個指定部分前向或后向移動一個比特位，然后在整個數(shù)據(jù)包內(nèi)用同樣的方法對子段的新部分作校驗(yàn)計算，直到對各子段的校驗(yàn)計算或奇偶校驗(yàn)所得到的值和預(yù)計值一致時確定邊界，如果仍不一致，再次在同一方向上將指定部分移動一個比特位。
解決辦法借助于在前言和后面權(quán)利要求1序言所定義的那種同步電路裝置，本發(fā)明解決了上述一個或多個技術(shù)問題。
因此，根據(jù)本發(fā)明，借助于一片集成電路及因此而形成的控制模塊或控制邏輯，通過在各比特流的串-并變換器中插入與同步對應(yīng)的一個時間延遲，對每個入比特流實(shí)現(xiàn)了同步，同步后以并行格式出現(xiàn)的比特流通過控制模塊或控制邏輯傳送給存儲器，之后比特流又通過緩沖器電路和一次并-串變換以變化了的比特速率傳送到輸出連接上。
根據(jù)處于本發(fā)明原理范圍內(nèi)的推薦實(shí)施例，一個連續(xù)比特序列的上述給定部分由各個數(shù)據(jù)包的可尋址部分組成。
我們還建議將上述部分分成預(yù)定數(shù)目的子段，例如四個子段。
根據(jù)本發(fā)明的一個優(yōu)選實(shí)施例，只有在預(yù)定數(shù)目互相連續(xù)的數(shù)據(jù)包上重復(fù)取得一致時，才確定邊界。
我們還建議當(dāng)沒有取得一致時，將連續(xù)比特序列的指定部分在序列中前向或后向移動一個比特位，用同樣方法在控制單元內(nèi)對新的部分進(jìn)行新的校驗(yàn)計算，從而在取得一致結(jié)果時確定新邊界，反之如果沒有取得一致，在同一方向上將指定部分再次移動一個比特位。
優(yōu)點(diǎn)本發(fā)明的同步電路裝置其主要優(yōu)點(diǎn)在于可以在連續(xù)包輸入流中確定兩個相鄰數(shù)據(jù)包之間的邊界，能夠?yàn)槊織l連接上的輸入比特流提供條件，以插入與同步相對應(yīng)的一個時間延遲，從而使能夠作為到控制模塊或控制邏輯的一個組合邏輯鏈路出現(xiàn)的所有比特流實(shí)現(xiàn)同步，并聯(lián)合存儲在一個存儲區(qū)中，再從那兒被按順序、串行地發(fā)送到一條輸出連接上。
在后面權(quán)利要求1的特征條款中指出了本發(fā)明的同步電路裝置的主要特點(diǎn)。
附圖簡述下面將參考一個符合本發(fā)明原理的示范實(shí)施例裝置更詳細(xì)地描述本發(fā)明，這些附圖中，

圖1說明了用于有四個輸入連接和一個輸出連接或反之的多路復(fù)用/多路解復(fù)用單元的一片集成電路；圖2用示意圖說明了一個發(fā)送器和接收器中與四個輸入連接相連的串-并變換器；圖3是說明串-并變換功能模塊配置的一個原理圖，同時還表明它是與控制模塊或控制邏輯共同工作的；圖4說明了在一個帶有用于內(nèi)部交換尋址的附加段的標(biāo)準(zhǔn)ATM數(shù)據(jù)信元中比特位的排列方向。
對當(dāng)前最佳實(shí)施例的描述圖1是說明一個集成電路形式多路復(fù)用/多路解復(fù)用單元1的方框圖。
單元1有四個與信號接收電路3相連的輸入連接2，電路3又和與存儲器5及緩沖器電路6共同工作的控制模塊或控制邏輯4相連，緩沖器電路6通過信號發(fā)送電路7以高于四條輸入連接上各比特流發(fā)生的速率在連接8上發(fā)送串行形式的比特流。
圖1中還標(biāo)出了一個同步裝置9，后面將就它和控制邏輯4一起作更詳細(xì)的描述。
單元1也可用于進(jìn)行多路解復(fù)用操作，用于在連接8′上接收串行比特流，將比特流分解成四個輸出連接2’上的并行比特流。
為簡單起見，以下描述將主要參考多路復(fù)用操作進(jìn)行。
圖2說明了一個能夠在每個連接2a、2b、2c和2d上發(fā)送連續(xù)定向比特流的發(fā)送器10。比特流相互之間有細(xì)微的時移，它們由彼此相鄰的數(shù)據(jù)包構(gòu)成，共同形成一條組合邏輯鏈路。一個ATM數(shù)據(jù)信元的比特位如圖4所示。
如圖2所示，在每個連接上數(shù)據(jù)信元20之前為數(shù)據(jù)信元21，之后跟著數(shù)據(jù)信元22，一個數(shù)據(jù)信元的最后一個比特位緊接著下一數(shù)據(jù)信元的第一個比特位。
每個這樣的數(shù)據(jù)包或數(shù)據(jù)信元，例如圖4中的數(shù)據(jù)信元20，由60個八位字節(jié)組成，其中一個標(biāo)準(zhǔn)的可尋址部分或信元頭20a由5個八位字節(jié)組成，一個附加的可尋址部分20b也由5個八位字節(jié)組成，它涉及一個內(nèi)部可用地址部分，在數(shù)據(jù)信元進(jìn)入交換機(jī)之前被加入，在數(shù)據(jù)信元離開交換機(jī)時被去除。
數(shù)據(jù)包還包括一個信息攜帶部分或有效負(fù)載部分20c。
因此這樣的一個數(shù)據(jù)信元總共有被分成60個八位字節(jié)的480個比特位。
本發(fā)明建立在使用的每個數(shù)據(jù)包都要包括一預(yù)定數(shù)目的比特位這一基礎(chǔ)上。
根據(jù)本發(fā)明，將可以分解或把這些比特位中的某些組合在預(yù)定數(shù)目的單元或部分中。
在示范實(shí)施例中是這樣說明的數(shù)據(jù)信元20包括第一段20ab(包括兩個子段20a、20b)和第二段20c。
還將看到20ab包括若干比特位20d(存儲在區(qū)域10中的一個字節(jié))，它們是表示一個控制區(qū)域的比特位。
本發(fā)明主要是建立在對段20ab和控制區(qū)域20d的使用上。
發(fā)送器10包括給區(qū)域20d一個比特結(jié)構(gòu)代表值的已知裝置，該值代表根據(jù)所選算法在發(fā)送器10中進(jìn)行校驗(yàn)計算或通過對段20ab其余比特位的奇偶校驗(yàn)所得到的值。
應(yīng)該為所選算法或?qū)Χ?0ab所作奇偶校驗(yàn)設(shè)定一個能被接收機(jī)識別的值，為簡單起見，該值總被假定為“0”。
發(fā)送機(jī)10將通過連接2在各線路2a-2d上把該段(20ab)和數(shù)據(jù)信元的其余比特位(20c)一起發(fā)送到接收單元3。
應(yīng)當(dāng)注意的是，即使所有數(shù)據(jù)包同時并同步地從發(fā)送器10通過四條連線2a、2b、2c、2d向接收器3發(fā)送，也能認(rèn)為這些數(shù)據(jù)包將不會都同步和同時到達(dá)接收器3。即使根據(jù)文獻(xiàn)PCT/SE93/00277中所說明和描述的原理有意將數(shù)據(jù)包時移后發(fā)送，仍然需要對一所選時移進(jìn)行同步。
因此需要使單元1中的所有接收信號同步。
首先將根據(jù)以下這種情況來描述本發(fā)明的原理和功能，此時連接2a上到達(dá)接收電路3a的比特位與屬于或由接收器3生成的同步信號同步。
如圖2所示，連接2a上串行出現(xiàn)的數(shù)據(jù)包被傳送到串-并變換器3a，數(shù)據(jù)包的比特位在這兒被分成線路25上可并行發(fā)送的20-位字。
正如將從圖3看到的那樣，線路2a上的比特流被傳送到一個20-位寄存器21中，再移到相鄰寄存器22中。
寄存器22中的比特位被送到寄存器23，寄存器23響應(yīng)線路24上的使能信號將比特位送往控制單元4。
現(xiàn)在控制單元4在計算電路30中計算四條相互連續(xù)的20位序列的校驗(yàn)和，在注意到校驗(yàn)和為“0”時，控制單元4向同步單元9指示校驗(yàn)和為“0”，同步單元9據(jù)此通過線路2b為數(shù)據(jù)包的開頭產(chǎn)生一個信號，同時每個20位序列存儲在存儲區(qū)5中。
通過安全控制特性，控制單元4借助于電路30’進(jìn)行等待，直到在若干個數(shù)據(jù)包，例如四個數(shù)據(jù)包上計數(shù)的比特位給出“0”值，才能激活所接受的同步，此處要求有一個能觀察數(shù)據(jù)包比特位總數(shù)的計數(shù)器31。
假定在線路2b上，該計數(shù)沒有給出結(jié)果“0”，控制單元4在線路32上向同步單元9發(fā)出一條命令，通過線路24使寄存器22a前向移動一步，然后在屬于該數(shù)據(jù)包的四個連續(xù)20-位序列上進(jìn)行新的計算。
如果計算所得校驗(yàn)和為“0”，那么存在同步，否則寄存器再次前向移動并計算數(shù)據(jù)包的所有比特位直到取得同步。
為了用這種方法實(shí)現(xiàn)同步，在發(fā)送時要求每個數(shù)據(jù)包的所有比特位以及分配給這些比特位的值至少滿足某些基本準(zhǔn)則。
這些準(zhǔn)則概括如下a)在單元30和31中被校驗(yàn)的每個數(shù)據(jù)包必須有預(yù)定數(shù)目的比特位和一個預(yù)定速率。
b)每個數(shù)據(jù)包最好能以精確方式分成指定數(shù)目的單元和部分，例如兩個部分，象可尋址部分(20ab)和信息攜帶部分(20c)。
c)上述部分之一，例如可尋址部分(20ab)應(yīng)能被均勻分成若干相等的子段(例如四個20-位字的子段)。
d)在發(fā)送時，要求給各數(shù)據(jù)包每個子段(20a，20b)中的比特位分配一個與所要求傳輸信息相對應(yīng)的比特結(jié)構(gòu)，比特區(qū)域(20d)中也要加入一個結(jié)構(gòu)，從而使得當(dāng)根據(jù)所選算法或奇偶校驗(yàn)通過計算電路30校驗(yàn)所有比特位及其值時，對每個數(shù)據(jù)包的校驗(yàn)都將給出相同的值。
e)每個可替換子段(20c)最好不要帶有與在段(20ab)中的比特位數(shù)相同、并對應(yīng)所選計算過程或校驗(yàn)過程給出同一數(shù)值的比特結(jié)構(gòu)。
在指定子段20a、20b和20c內(nèi)部或之間選擇的一個子段對于若干個連續(xù)數(shù)據(jù)包中每個都將給出一個預(yù)定值的概率是很小的。
同步邏輯9和/或控制邏輯4中包括一個計數(shù)器31，使得一個數(shù)據(jù)包的比特位總數(shù)已知，從而能確定數(shù)據(jù)包的開頭和結(jié)尾。
在多路解復(fù)用操作中，所發(fā)生的工作過程原理上相同。
線路2a～2d上始發(fā)的并行格式數(shù)據(jù)包經(jīng)過一特定時間延遲后作為一組20-位字被送往控制邏輯4。這些20-位字存儲在存儲器5中，存儲器52將20-位字送到緩沖器電路，后者通過并-串變換器7在線路或連接8上發(fā)送數(shù)據(jù)包。
從這兒可以看出，根據(jù)本發(fā)明，在多路復(fù)用操作和多路解復(fù)用操作中，可以使用一個公共同步邏輯9、公共存儲區(qū)5和公共緩沖器電路6等等。
上述類型的電路裝置可以與以下單元一起有效地使用，它們是與本專利申請同時注冊、題為“信號接收和信號發(fā)送單元”的專利申請中描述和說明的單元，與本專利申請同時注冊、題為“信號處理單元”的專利申請中描述和說明的單元或是與半專利申請同時注冊、題為“多路復(fù)用/多路分解單元”中描述和說明的單元。
參考這些專利申請能更深地理解本發(fā)明的申請，這些專利申請的內(nèi)容也應(yīng)被看成是本專利申請的一個組成部分。
應(yīng)當(dāng)懂得本發(fā)明并不局限于在此描述和說明的示范實(shí)施例，可以在后面權(quán)利要求所定義的發(fā)明原理范圍內(nèi)作改動。
權(quán)利要求
1.一個同步電路裝置包括一個多路復(fù)用/多路解復(fù)用單元，它通過不斷選擇每個被發(fā)送數(shù)據(jù)包的連續(xù)比特序列中一個預(yù)定部分的比特位和比特值，以便預(yù)定校驗(yàn)計算得出一個預(yù)定值(例如“0”)，來將一個連續(xù)定向比特流分解成互相連續(xù)、定義明確的數(shù)據(jù)包，從而確定相鄰兩個數(shù)據(jù)包之間的邊界，其中為了確定校驗(yàn)計算能給出預(yù)定值的范圍，要計算屬于接收數(shù)據(jù)包并與一個連續(xù)比特序列預(yù)定部分的連續(xù)比特序列，在計算結(jié)果一致時，根據(jù)所選部分的比特序列就確定了兩個相鄰數(shù)據(jù)包之間的邊界，在多路復(fù)用操作中，合成一個數(shù)據(jù)包的比特流出現(xiàn)在一組輸入連接和一個輸出連接上，在多路解復(fù)用操作中則反之，其特征在于，每個輸入比特流借助于控制模塊或控制邏輯(4，9)，通過在各比特流的串-并變換器中插入與同步對應(yīng)的時間延遲來實(shí)現(xiàn)同步；得到的并行格式同步比特流可以通過控制模塊或控制邏輯(4)送到存儲器(5)，存儲器再通過緩沖器電路(6)和并-串變換器(7)將比特流送至輸出連接(8)。
2.按照權(quán)利要求1的裝置，其特點(diǎn)在于，上述一上連續(xù)比特序列的指定部分由各數(shù)據(jù)包的可尋址部分組成。
3.按照權(quán)利要求1或2的裝置，其特點(diǎn)在于，上述一個連續(xù)比特序列的指定部分被分成指定數(shù)目的子段，最好是分成至少四個子段。
4.按照權(quán)利要求1、2或3的裝置，其特點(diǎn)在于，只有對于預(yù)定數(shù)目相互連續(xù)的數(shù)據(jù)包取得一致結(jié)果時才確定邊界。
5.按照權(quán)利要求1或4的裝置，其特點(diǎn)在于，當(dāng)對任意一個輸入連接(2a-2d)沒有取得一致結(jié)果時，連續(xù)比特序列的指定部分前向或后向移動一個比特位，然后用與前面同樣的方法在指定部分上進(jìn)行校驗(yàn)計算，以便在取得一致結(jié)果時確定邊界，當(dāng)沒有取得一致時，再次在同一方向上將指定部分移動一個比特位。
全文摘要
本發(fā)明涉及一個同步電路裝置，它包括在接收組成數(shù)據(jù)包的比特流的一個多路復(fù)用/多路解復(fù)用單元(1)中。不斷選擇每個被發(fā)送數(shù)據(jù)包的連續(xù)比特序列中一個預(yù)定部分的比特位和比特值，以使預(yù)定校驗(yàn)計算得出一個預(yù)定值(例如“D”)。計算對應(yīng)一個連續(xù)比特序列的預(yù)定部分并屬于各個接收數(shù)據(jù)包的連續(xù)比特序列之值，以確定校驗(yàn)計算得出預(yù)定值的范圍。當(dāng)取得一致結(jié)果時，通過一個連續(xù)比特序列預(yù)定部分的比特序列就認(rèn)為確定了兩個相鄰數(shù)據(jù)包的邊界。每個輸入比特流借助于控制模塊或控制邏輯(4，9)，通過在各比特流的串一并變換器(3)中插入與同步對應(yīng)的時間延遲來實(shí)現(xiàn)同步。同步、并行格式比特流(25)可以通過控制模塊或控制邏輯(4)送到存儲器(5)，存儲器再通過緩沖器電路和并一串轉(zhuǎn)換器將比特流送至輸出連接(8)。
文檔編號H04L7/04GK1133109SQ94193769
公開日1996年10月9日 申請日期1994年10月3日 優(yōu)先權(quán)日1993年10月12日
發(fā)明者K·S·M·布赫爾加德 申請人:艾利森電話股份有限公司