本發(fā)明屬于高速光通信，具體涉及一種dfe簡(jiǎn)化并行實(shí)現(xiàn)電路及方法。

背景技術(shù)：

1、串行器和解串器（serializer?and?deserializer,?serdes）技術(shù)主要用于在高速通信系統(tǒng)中進(jìn)行并行數(shù)據(jù)和串行數(shù)據(jù)之間的轉(zhuǎn)換。serdes系統(tǒng)通常通過發(fā)射端和接收端之間的受控阻抗傳輸線進(jìn)行傳輸。serdes系統(tǒng)包括并行至串行及串行至并行數(shù)據(jù)轉(zhuǎn)換、阻抗匹配電路和時(shí)鐘數(shù)據(jù)恢復(fù)功能。

2、在高速serdes系統(tǒng)中，由于信道的非理想特性，信號(hào)會(huì)受到嚴(yán)重?fù)p傷，因此還需要引入均衡技術(shù)抵消信道的非理想效應(yīng)。發(fā)送端常見的均衡技術(shù)是加入固定抽頭系數(shù)的前向反饋均衡器（feed?forward?equalizer，ffe）對(duì)信號(hào)進(jìn)行預(yù)失真處理。接收端的均衡功能類似發(fā)送端，通常需要連續(xù)時(shí)間線性均衡器（ctle）、接收端ffe、判決反饋均衡器（decisionfeedback?equalizer，dfe）等多個(gè)均衡模塊的組合。

3、在高速傳輸中，通常采用并行架構(gòu)提高數(shù)據(jù)處理速度。由于dfe反饋支路對(duì)時(shí)序要求非常高，并行實(shí)現(xiàn)過程中往往需要特別的設(shè)計(jì)，現(xiàn)有技術(shù)為了實(shí)現(xiàn)dfe的并行處理，通常提前將pam4所有可能的4個(gè)判決值均進(jìn)行乘法、加法、判決的預(yù)處理得到4個(gè)輸出判決值，通過4選1遞推得到準(zhǔn)確的判決值，但是這種算法基于面積換時(shí)間的方式，原來只需要計(jì)算一次的運(yùn)算需要同時(shí)計(jì)算4次，所花資源較多，通過使用更多的資源換取時(shí)間，從而實(shí)現(xiàn)并行處理。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明的目的在于提出一種dfe簡(jiǎn)化并行實(shí)現(xiàn)電路及方法，以解決上述背景技術(shù)中提出的并行實(shí)現(xiàn)過程中用較多資源換取時(shí)間的技術(shù)問題。

2、為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

3、一種dfe簡(jiǎn)化并行實(shí)現(xiàn)電路，包括前向反饋均衡器ffe、判決反饋均衡器dfe、判決器以及控制模塊，還包括一預(yù)判決電路模塊，所述前向反饋均衡器ffe、預(yù)判決電路模塊、判決反饋均衡器dfe、判決器依次連接，所述判決器的輸出同時(shí)作為所述預(yù)判決電路模塊的輸入進(jìn)行連接，所述判決反饋均衡器與所述控制模塊連接。

4、進(jìn)一步地，所述判決器中收斂得到的理想值v0、v1、v2、v3分別與pam4信號(hào)的4個(gè)信號(hào)電平00、01、10、11對(duì)應(yīng)的判決值-3、-1、1、3對(duì)應(yīng)，通過將輸入信號(hào)xi(n)和v1、v2進(jìn)行比較，判決到3個(gè)區(qū)域之一，每個(gè)區(qū)域選擇兩個(gè)最可能的判決值作為下一路的輸入進(jìn)行預(yù)處理，通過最終的判決值遞推選擇預(yù)處理的兩個(gè)輸出結(jié)果之一。

5、進(jìn)一步地，當(dāng)輸入信號(hào)xi(n)≥v2，實(shí)際輸出3，i+1路選擇預(yù)選判決值3的輸出，實(shí)際輸出1、-1、-3，i+1路選擇預(yù)選判決值1的輸出；當(dāng)輸入信號(hào)v1<xi(n)<v2，實(shí)際輸出3、1，i+1路選擇預(yù)選判決值1的輸出，實(shí)際輸出-1、-3，i+1路選擇預(yù)選判決值-1的輸出；當(dāng)輸入信號(hào)xi(n)≤v1，實(shí)際輸出3、1、-1，i+1路選擇預(yù)選判決值-1的輸出，實(shí)際輸出-3，i+1路選擇預(yù)選判決值-3的輸出。

6、本發(fā)明另一目的提供一種dfe簡(jiǎn)化并行實(shí)現(xiàn)方法，基于上述dfe簡(jiǎn)化并行實(shí)現(xiàn)電路，首先啟動(dòng)所述前向反饋均衡器ffe和所述判決器，待所述前向反饋均衡器ffe和所述判決器的系數(shù)收斂以后再啟動(dòng)所述預(yù)判決電路模塊和所述判決反饋均衡器dfe，等所述判決反饋均衡器dfe系數(shù)通過自適應(yīng)算法收斂，收斂以后系統(tǒng)正常工作并隔一段時(shí)間向所述控制模塊上報(bào)判決反饋均衡器dfe系數(shù)。

7、本發(fā)明具有以下有益效果：

8、1、對(duì)dfe的輸入數(shù)據(jù)進(jìn)行簡(jiǎn)單的預(yù)判決，從原來的全部四種判決值中選擇最可能的兩個(gè)判決值來代替，最終在經(jīng)過二選一遞推后選出最終的輸出。大大簡(jiǎn)化了dfe的并行實(shí)現(xiàn)架構(gòu)，因?yàn)闇p少了輸入的可能性，也就降低了處理的復(fù)雜度，同時(shí)還能減少資源的占用。

9、2、待ffe和判決器理想電平收斂之后再開啟dfe，預(yù)判決通過判決器收斂的理想值進(jìn)行判決分類，由于理想值在收斂后在較小范圍內(nèi)波動(dòng)，相對(duì)穩(wěn)定，此反饋環(huán)路對(duì)時(shí)序要求不高，從而緩解了時(shí)序壓力。

10、3、預(yù)判決之后只有兩個(gè)預(yù)處理結(jié)果，將全部的4種可能按照就近原則映射到兩個(gè)備選結(jié)果，最后得到前一個(gè)符號(hào)的輸出判決值之后進(jìn)行二選一，最大可能地減小誤碼的產(chǎn)生，提高了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性。

11、4、對(duì)于n抽頭dfe，以此類推，每個(gè)抽頭對(duì)應(yīng)輸入選擇最可能的兩種判決值做預(yù)處理，所需預(yù)處理運(yùn)算的數(shù)量由4n減少為2n，大大減少了實(shí)現(xiàn)復(fù)雜度，同樣資源下可實(shí)現(xiàn)更多抽頭dfe，提高了系統(tǒng)的性能和靈活性。

12、5、間隔一段時(shí)間對(duì)dfe的系數(shù)進(jìn)行檢測(cè)。如果系數(shù)太大，就上報(bào)給控制模塊?？刂颇K會(huì)提示風(fēng)險(xiǎn)，并通過統(tǒng)一協(xié)調(diào)系統(tǒng)中多個(gè)均衡模塊的均衡能力分配來進(jìn)行處理。這樣可以確保系統(tǒng)的穩(wěn)定性和可靠性。

技術(shù)特征：

1.一種dfe簡(jiǎn)化并行實(shí)現(xiàn)電路，包括前向反饋均衡器ffe、判決反饋均衡器dfe、判決器以及控制模塊，其特征在于，還包括一預(yù)判決電路模塊，所述前向反饋均衡器ffe、預(yù)判決電路模塊、判決反饋均衡器dfe、判決器依次連接，所述判決器的輸出同時(shí)作為所述預(yù)判決電路模塊的輸入進(jìn)行連接，所述判決反饋均衡器與所述控制模塊連接，所述判決器中收斂得到的理想值v0、v1、v2、v3分別與pam4信號(hào)的4個(gè)信號(hào)電平00、01、10、11對(duì)應(yīng)的判決值-3、-1、1、3對(duì)應(yīng)，通過將輸入信號(hào)xi(n)和v1、v2進(jìn)行比較，判決到3個(gè)區(qū)域之一，每個(gè)區(qū)域選擇兩個(gè)最可能的判決值作為下一路的輸入進(jìn)行預(yù)處理，通過最終的判決值遞推選擇預(yù)處理的兩個(gè)輸出結(jié)果之一。

2.根據(jù)權(quán)利要求1所述的一種dfe簡(jiǎn)化并行實(shí)現(xiàn)電路，其特征在于，當(dāng)輸入信號(hào)xi(n)≥v2，實(shí)際輸出3，i+1路選擇預(yù)選判決值3的輸出，實(shí)際輸出1、-1、-3，i+1路選擇預(yù)選判決值1的輸出；當(dāng)輸入信號(hào)v1<xi(n)<v2，實(shí)際輸出3、1，i+1路選擇預(yù)選判決值1的輸出，實(shí)際輸出-1、-3，i+1路選擇預(yù)選判決值-1的輸出；當(dāng)輸入信號(hào)xi(n)≤v1，實(shí)際輸出3、1、-1，i+1路選擇預(yù)選判決值-1的輸出，實(shí)際輸出-3，i+1路選擇預(yù)選判決值-3的輸出。

3.一種dfe簡(jiǎn)化并行實(shí)現(xiàn)方法，基于權(quán)利要求1或2所述的dfe簡(jiǎn)化并行實(shí)現(xiàn)電路，其特征在于，首先啟動(dòng)所述前向反饋均衡器ffe和所述判決器，待所述前向反饋均衡器ffe和所述判決器的系數(shù)收斂以后再啟動(dòng)所述預(yù)判決電路模塊和所述判決反饋均衡器dfe，等所述判決反饋均衡器dfe系數(shù)通過自適應(yīng)算法收斂，收斂以后系統(tǒng)正常工作并隔一段時(shí)間向所述控制模塊上報(bào)判決反饋均衡器dfe系數(shù)。

技術(shù)總結(jié)
本發(fā)明提供一種DFE簡(jiǎn)化并行實(shí)現(xiàn)電路及方法，屬于高速光通信技術(shù)領(lǐng)域，包括前向反饋均衡器FFE、判決反饋均衡器DFE、判決器以及控制模塊，還包括一預(yù)判決電路模塊，所述前向反饋均衡器FFE、預(yù)判決電路模塊、判決反饋均衡器DFE、判決器依次連接，所述判決器的輸出同時(shí)作為所述預(yù)判決電路模塊的輸入進(jìn)行連接，所述判決反饋均衡器與所述控制模塊連接。通過本發(fā)明對(duì)于每個(gè)PAM4符號(hào)，由原來的4路預(yù)處理再4選1變?yōu)?路預(yù)處理后2選1，簡(jiǎn)化DFE并行架構(gòu)的實(shí)現(xiàn)復(fù)雜度，減少資源，緩解時(shí)序壓力。同時(shí)，對(duì)于N抽頭DFE，預(yù)處理運(yùn)算的數(shù)量由4<supgt;N</supgt;減少為2<supgt;N</supgt;，大大減少了實(shí)現(xiàn)復(fù)雜度，同樣資源下可實(shí)現(xiàn)更多抽頭DFE。

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技術(shù)公布日：2024/12/19