一種基于fpga的具有匯聚功能的協(xié)議轉(zhuǎn)換器的制造方法
【專利摘要】本實(shí)用新型涉及一種基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，包括采用多通道EOPDH/EOS網(wǎng)橋芯片的FPGA控制器，其輸入輸出端通過電信總線與SDH模塊的輸入輸出端相連，SDH模塊的輸入輸出端與線路接口單元的輸入輸出端相連；FPGA控制器的輸入輸出端通過并行數(shù)據(jù)地址總線A/D與MCU模塊的輸入輸出端相連；交換單元通過其經(jīng)過LACP匯聚的MII1接口、MII2接口與FPGA控制器的輸入輸出端相連。本實(shí)用新型充分利用現(xiàn)有的TDM傳輸網(wǎng)資源，在不改變現(xiàn)有網(wǎng)絡(luò)結(jié)構(gòu)的前提下，方便、快捷、低成本地滿足了大客戶的高帶寬、多用戶的數(shù)據(jù)接入需求；提供多路百兆電口，一路千兆光/電Combo口，2路1+1和1:1的STM-1接口以及16路E1接口，大大簡(jiǎn)化了組網(wǎng)的結(jié)構(gòu)。
【專利說明】
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及以太網(wǎng)通信【技術(shù)領(lǐng)域】，尤其是一種基于FPGA的具有匯聚功能的 協(xié)議轉(zhuǎn)換器。 -種基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器

【背景技術(shù)】
[0002] 隨著設(shè)備經(jīng)濟(jì)、技術(shù)的發(fā)展，傳輸網(wǎng)逐漸演變成業(yè)務(wù)網(wǎng)，各個(gè)運(yùn)營商已經(jīng)大量、直 接地在本地傳輸網(wǎng)開展各個(gè)數(shù)據(jù)的接入業(yè)務(wù)，尤其是大客戶數(shù)據(jù)接入業(yè)務(wù)，將本地的以太 網(wǎng)信號(hào)轉(zhuǎn)換為EUSTM-1信號(hào)形式在SDH/PDH數(shù)字傳輸網(wǎng)上進(jìn)行長(zhǎng)距離傳輸，主要目的是為 了延長(zhǎng)以太網(wǎng)信號(hào)的傳輸距離。
[0003] 傳統(tǒng)的協(xié)議轉(zhuǎn)換器雖然在帶寬、匯聚能力、互通性等方面取得了發(fā)展和更新，但在 大客戶端仍面臨諸多問題，比如對(duì)帶寬需求的不斷提高，對(duì)協(xié)議轉(zhuǎn)換器的互通性要求增強(qiáng)， 對(duì)可管理的要求、可靠性要求、高維護(hù)性的要求也不斷增高。目前，在協(xié)議轉(zhuǎn)換器的組網(wǎng)方 案中，需要采用SDH光端機(jī)、大量協(xié)轉(zhuǎn)模塊、配套機(jī)框和一定數(shù)量的交換機(jī)，設(shè)備節(jié)點(diǎn)多，故 障點(diǎn)多；大客戶接入設(shè)備多，種類雜，網(wǎng)管無法統(tǒng)一，無法進(jìn)行靈活的業(yè)務(wù)調(diào)度、故障定位和 性能測(cè)試。 實(shí)用新型內(nèi)容
[0004] 本實(shí)用新型的目的在于提供一種結(jié)構(gòu)簡(jiǎn)單、成本低，滿足了大客戶高帶寬、多用戶 數(shù)據(jù)接入需求，可靠性高、便于維護(hù)的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器。
[0005] 為實(shí)現(xiàn)上述目的，本實(shí)用新型采用了以下技術(shù)方案：一種基于FPGA的具有匯聚功 能的協(xié)議轉(zhuǎn)換器，包括采用多通道E0PDH/E0S網(wǎng)橋芯片的FPGA控制器，其輸入輸出端通過 電信總線與SDH模塊的輸入輸出端相連，SDH模塊的輸入輸出端與線路接口單元的輸入輸 出端相連；FPGA控制器的輸入輸出端通過并行數(shù)據(jù)地址總線A/D與MCU模塊的輸入輸出端 相連；交換單元通過其經(jīng)過LACP匯聚的Mil 1接口、MII 2接口與FPGA控制器的輸入輸出 端相連。
[0006] 所述交換單元采用AR8328芯片，其上設(shè)置3路以太網(wǎng)百兆電口、Mil 1接口、MII 2 接口、MII 3 接口和 RGMII 接口。
[0007] 所述FPGA控制器采用Xi 1 inx XA6SLX45-3芯片。
[0008] 所述SDH模塊采用SE0171芯片，其TTL接口與線路接口單元的輸入輸出端相連， 所述線路接口單元采用XRT83VSH38芯片，線路接口單元輸出一路1+1的STM-1接口、一路 1:1的STM-1接口和16路E1接口。
[0009] 所述MCU模塊的輸入輸出端通過SPI總線與線路接口單元的輸入輸出端相連；所 述MCU模塊通過其SNI接口與第一百兆PHY芯片相連，第一百兆PHY芯片的輸入輸出端與 交換單元的MII 3接口相連；所述MCU模塊通過其MDI0/MDC接口與千兆PHY芯片相連，千兆 PHY芯片的輸入輸出端與交換單元的RGMII接口相連，通過千兆PHY芯片引出Combo復(fù)用 的千兆光口和千兆電口；所述MCU模塊通過其MII接口與第二百兆PHY芯片相連，通過第 二百兆PHY芯片引出RJ45管理口。
[0010] 所述MCU模塊的輸入輸出端分別與FLASH存儲(chǔ)器、SDRAM內(nèi)存相連。
[0011] 所述第一百兆PHY芯片采用IP101A芯片，所述千兆PHY芯片采用AR8033芯片，所 述第二百兆PHY芯片采用IP101A芯片。
[0012] 由上述技術(shù)方案可知，本實(shí)用新型將以太網(wǎng)二層交換，E0S/E0P與SDH同步光傳輸 等技術(shù)高度融合，極大的簡(jiǎn)化了網(wǎng)絡(luò)結(jié)構(gòu)，充分利用現(xiàn)有的TDM傳輸網(wǎng)資源，在不改變現(xiàn)有 網(wǎng)絡(luò)結(jié)構(gòu)的前提下，方便、快捷、低成本地滿足了大客戶的高帶寬、多用戶的數(shù)據(jù)接入需求； 提供多路百兆電口，一路千兆光/電Combo 口，2路1+1和1:1的STM-1接口以及16路E1 接口； 一套網(wǎng)管即可完成管理，且提供了帶內(nèi)和帶外網(wǎng)管兩種方式。

【專利附圖】

【附圖說明】
[0013] 圖1為本實(shí)用新型的電路框圖。

【具體實(shí)施方式】
[0014] 一種基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，包括采用多通道E0PDH/E0S網(wǎng)橋芯 片的FPGA控制器1，其輸入輸出端通過電信總線與SDH模塊2的輸入輸出端相連，SDH模塊 2的輸入輸出端與線路接口單元5的輸入輸出端相連；FPGA控制器1的輸入輸出端通過并 行數(shù)據(jù)地址總線A/D與MCU模塊3的輸入輸出端相連；交換單元4通過其經(jīng)過LACP匯聚的 Mil 1接口、MII 2接口與FPGA控制器1的輸入輸出端相連。本實(shí)用新型實(shí)現(xiàn)了多通道以太 網(wǎng)映射到PDH/SDH的匯聚式網(wǎng)橋，既可以點(diǎn)對(duì)點(diǎn)組網(wǎng)，也可以點(diǎn)對(duì)多點(diǎn)組網(wǎng)，如圖1所示。
[0015] 如圖1所示，所述FPGA控制器1采用Xilinx XA6SLX45-3芯片，配套的加密芯片 采用Dallas公司的DS28E01芯片。所述MCU模塊3的輸入輸出端分別與FLASH存儲(chǔ)器、 SDRAM內(nèi)存相連。所述交換單元4采用AR8328芯片，其上設(shè)置3路以太網(wǎng)百兆電口、Mil 1 接口、MII 2接口、MII 3接口和RGMII接口。FPGA控制器1與交換單元4通過2個(gè)MII接 口相連，由于單個(gè)MII接口只支持百兆帶寬，通過LACP的匯聚實(shí)現(xiàn)STM-1數(shù)據(jù)155M的數(shù)據(jù) 的收發(fā)；FPGA控制器1與MCU模塊3通過并行數(shù)據(jù)地址總線電信A/D實(shí)現(xiàn)對(duì)FPGA控制器1 的配置與初始化；FPGA控制器實(shí)現(xiàn)4路以太網(wǎng)接口，每路以太網(wǎng)接口通過VLAN劃分到片內(nèi) 63路完全隔離或也可以互通的VCG通道，每個(gè)通道經(jīng)HDLC/GFP封裝后根據(jù)帶寬需求映射到 1-16路E1或1-63路VC-12或1-3路VC-3,再經(jīng)過映射處理通過電信總線與SDH模塊2相 連，實(shí)現(xiàn)了具有匯聚功能的多路以太網(wǎng)到多路E1或多路以太網(wǎng)到SDH的轉(zhuǎn)換。
[0016] 如圖1所示，所述SDH模塊2采用SE0171芯片，其TTL接口與線路接口單元5的輸 入輸出端相連，所述線路接口單元5采用XRT83VSH38芯片，線路接口單元5輸出一路1+1的 STM-1接口、一路1:1的STM-1接口和16路E1接口。SDH模塊2的主要功能是在155. 52MB/ S速率下，處理2路STM-1/AU4上的段開銷、通道開銷、高階指針、支路單元凈荷，并且完成 VC12、VC3、VC4的全交叉、16路E1信號(hào)的映射和解映射、4路以太信號(hào)通過SDH系統(tǒng)的傳 輸，同時(shí)具有時(shí)鐘系統(tǒng)處理功能。線路接口單元5主要實(shí)現(xiàn)了 E1信號(hào)和STM-1信號(hào)的數(shù)字 /模擬轉(zhuǎn)換，線路接口單，5輸出的兩路STM-1接口，可實(shí)現(xiàn)1+1和1:1的數(shù)據(jù)保護(hù)。
[0017] 如圖1所示，所述MCU模塊3的輸入輸出端通過SPI總線與線路接口單元5的輸 入輸出端相連；所述MCU模塊3通過其SNI接口與第一百兆PHY芯片相連，第一百兆PHY 芯片的輸入輸出端與交換單元4的Mil 3接口相連；所述MCU模塊3通過其MDIO/MDC接口 與千兆PHY芯片相連，千兆PHY芯片的輸入輸出端與交換單元4的RGMII接口相連，通過 千兆PHY芯片引出Combo復(fù)用的千兆光口和千兆電口；所述MCU模塊3通過其MII接口與 第二百兆PHY芯片相連，通過第二百兆PHY芯片引出RJ45管理口。所述第一百兆PHY芯片 采用IP101A芯片；所述千兆PHY芯片采用AR8033芯片；所述第二百兆PHY芯片采用IP101A 芯片。所述交換單元4通過RGMII接口與千兆PHY芯片相連實(shí)現(xiàn)一個(gè)千兆光口和一個(gè)千兆 電口的Combo功能，通過Mil 1和MII 2的聚合實(shí)現(xiàn)155M STM-1數(shù)據(jù)碼流與FPGA控制器1 的通信，同時(shí)引出3路百兆電口實(shí)現(xiàn)業(yè)務(wù)數(shù)據(jù)的二層交換，通過第一百兆PHY芯片結(jié)合MCU 模塊3實(shí)現(xiàn)帶內(nèi)管理功能。
[0018] 綜上所述，本實(shí)用新型的核心在于采用E0S/E0P與SDH同步光傳輸技術(shù)，在單臺(tái)設(shè) 備內(nèi)實(shí)現(xiàn)點(diǎn)到多點(diǎn)的以太業(yè)務(wù)匯聚、以太封裝和傳輸功能，在現(xiàn)有的SDH/TOH網(wǎng)絡(luò)上傳輸 以太數(shù)據(jù)，滿足了大客戶業(yè)務(wù)高速增長(zhǎng)的需求，同時(shí)具有組網(wǎng)靈活、安全便捷、簡(jiǎn)化網(wǎng)絡(luò)結(jié) 構(gòu)，管理配置方便，集成度高等優(yōu)點(diǎn)。
【權(quán)利要求】
1. 一種基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：包括采用多通道EOPDH/ EOS網(wǎng)橋芯片的FPGA控制器（1)，其輸入輸出端通過電信總線與SDH模塊（2)的輸入輸出端 相連，SDH模塊（2)的輸入輸出端與線路接口單元（5)的輸入輸出端相連；FPGA控制器（1) 的輸入輸出端通過并行數(shù)據(jù)地址總線A/D與MCU模塊（3)的輸入輸出端相連；交換單元（4) 通過其經(jīng)過LACP匯聚的Mil 1接口、MII 2接口與FPGA控制器（1)的輸入輸出端相連。
2. 根據(jù)權(quán)利要求1所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 交換單元（4)采用AR8328芯片，其上設(shè)置3路以太網(wǎng)百兆電口、Mil 1接口、MII 2接口、MII 3接□和RGMII接口。
3. 根據(jù)權(quán)利要求1所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 FPGA 控制器（1)采用 Xi 1 inx XA6SLX45-3 芯片。
4. 根據(jù)權(quán)利要求1所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 SDH模塊（2)采用SE0171芯片，其TTL接口與線路接口單元（5)的輸入輸出端相連，所述線 路接口單元（5)采用XRT83VSH38芯片，線路接口單元（5)輸出一路1+1的STM-1接口、一路 1:1的STM-1接口和16路E1接口。
5. 根據(jù)權(quán)利要求2所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 MCU模塊（3)的輸入輸出端通過SPI總線與線路接口單元（5)的輸入輸出端相連；所述MCU 模塊（3)通過其SNI接口與第一百兆PHY芯片相連，第一百兆PHY芯片的輸入輸出端與交 換單元（4)的MII 3接口相連；所述MCU模塊（3)通過其MDI0/MDC接口與千兆PHY芯片相 連，千兆PHY芯片的輸入輸出端與交換單元（4)的RGMII接口相連，通過千兆PHY芯片引出 Combo復(fù)用的千兆光口和千兆電口；所述MCU模塊（3)通過其MII接口與第二百兆PHY芯片 相連，通過第二百兆PHY芯片引出RJ45管理口。
6. 根據(jù)權(quán)利要求5所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 MCU模塊（3)的輸入輸出端分別與FLASH存儲(chǔ)器、SDRAM內(nèi)存相連。
7. 根據(jù)權(quán)利要求5所述的基于FPGA的具有匯聚功能的協(xié)議轉(zhuǎn)換器，其特征在于：所述 第一百兆PHY芯片采用IP101A芯片，所述千兆PHY芯片采用AR8033芯片，所述第二百兆 PHY芯片采用IP101A芯片。
【文檔編號(hào)】H04L29/06GK203851161SQ201420268249
【公開日】2014年9月24日 申請(qǐng)日期:2014年5月23日 優(yōu)先權(quán)日:2014年5月23日
【發(fā)明者】楊震斌, 楊福錦, 魯兵, 劉景超, 吳燕豐 申請(qǐng)人:科大智能（合肥）科技有限公司