斷電延遲電路與方法
【專利摘要】一種斷電延遲電路，其特征在于包括：一外部電源輸入端；一內(nèi)部電源供應(yīng)端；一電容連接所述內(nèi)部電源供應(yīng)端；一開關(guān)連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內(nèi)部電源供應(yīng)端，以及輸出端產(chǎn)生控制訊號(hào)控制所述開關(guān)；其中，所述開關(guān)在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內(nèi)部電源供應(yīng)端，且在第二狀態(tài)下關(guān)閉。
【專利說明】斷電延遲電路與方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種斷電延遲電路與方法，具體地說，是一種用于音響系統(tǒng)的斷電延遲電路與方法。
【背景技術(shù)】
[0002]為避免揚(yáng)聲器在音響系統(tǒng)開啟及關(guān)閉時(shí)產(chǎn)生爆音(pop),已知技術(shù)使用音訊消音(audio mute)集成電路(IC)來消除爆音。然而在電源關(guān)閉時(shí)，音訊消音IC缺乏足夠大的電源電壓支持其內(nèi)部電路正確運(yùn)作，因此難以維持其消音功能。為解決此問題，必須在電源關(guān)閉時(shí)延長(zhǎng)音訊消音IC的電源電壓的維持時(shí)間，使其內(nèi)部電路在電源關(guān)閉后仍能正常工作一段時(shí)間，讓音源靜音的功能發(fā)揮作用，且讓音響系統(tǒng)的輸出電壓訊號(hào)在電源關(guān)閉后仍能正確維持一段時(shí)間。
[0003]美國(guó)專利號(hào)5778238揭露一種用于微控制器的電源關(guān)閉重啟電路，其系將P_N接面二極管連接外部電源以對(duì)電容充電，所述電容在電源關(guān)閉時(shí)提供低電壓偵測(cè)電路操作所需的能量，使MOSFET晶體管導(dǎo)通而釋放電源重啟電路輸入端的延遲電容的電荷，避免因?yàn)榍按侮P(guān)機(jī)時(shí)所述延遲電容未完全放電而導(dǎo)致再開機(jī)時(shí)的延遲時(shí)間縮短。但是所述二極管連接在外部電源和內(nèi)部電路之間會(huì)消耗額外的電壓壓降，導(dǎo)致內(nèi)部電路工作電壓的邊際值變小，而且所述二極管輸出的電壓也會(huì)隨外部電源電壓浮動(dòng)。
[0004]因此已知的用于微控制器的電源關(guān)閉重啟電路存在著上述種種不便和問題。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的，在于提出一種用于音響系統(tǒng)的斷電延遲電路及方法。
[0006]本發(fā)明的另一目的，在于提出一種具斷電延遲的音響系統(tǒng)。
[0007]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)解決方案是:
[0008]一種斷電延遲電路，其特征在于包括:
[0009]一外部電源輸入端；
[0010]一內(nèi)部電源供應(yīng)端；
[0011 ] 一電容連接所述內(nèi)部電源供應(yīng)端；
[0012]一開關(guān)連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間；
[0013]一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內(nèi)部電源供應(yīng)端，以及輸出端產(chǎn)生控制訊號(hào)控制所述開關(guān)；
[0014]其中，所述開關(guān)在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內(nèi)部電源供應(yīng)端，且在第二狀態(tài)下關(guān)閉。
[0015]本發(fā)明的斷電延遲電路還可以采用以下的技術(shù)措施來進(jìn)一步實(shí)現(xiàn)。
[0016]前述的斷電延遲電路，其中所述開關(guān)包括一 MOS晶體管連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間，受所述控制訊號(hào)控制。
[0017]前述的斷電延遲電路，其中所述開關(guān)包括:[0018]一第一 PMOS晶體管連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間，受所述控制訊號(hào)控制；
[0019]一電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。
[0020]前述的斷電延遲電路，其中所述電壓切換電路包括:
[0021]一第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之間，在所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；
[0022]一電阻連接在所述內(nèi)部電源供應(yīng)端及所述第一 PMOS晶體管的基底之間，在所述第二狀態(tài)下將所述內(nèi)部電源供應(yīng)端的電壓施加到所述第一 PMOS晶體管的基底。
[0023]前述的斷電延遲電路，其中所述電阻包括所述第一 PMOS晶體管的基底電阻。
[0024]前述的斷電延遲電路，其中所述磁滯比較器包括起始狀態(tài)設(shè)定電阻連接所述磁滯比較器的輸出端，設(shè)定所述控制訊號(hào)的起始邏輯狀態(tài)。
[0025]前述的斷電延遲電路，其中所述磁滯比較器包括:
[0026]第一及第二輸入晶體管，所述第一輸入晶體管具有閘極連接所述外部電源輸入端;
[0027]磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間；
[0028]磁滯用電流源串聯(lián)所述磁滯用電阻；
[0029]其中，所述磁滯用電阻產(chǎn)生壓降以決定所述磁滯比較器的磁滯大小。
[0030]前述的斷電延遲電路，其中所述電容的電容值定義所述斷電延遲電路的延遲時(shí)間。
[0031]一種斷電延遲方法，其特征在于包括以下步驟:
[0032](A)監(jiān)視外部電源輸入端的電壓及內(nèi)部電源供應(yīng)端的電壓；
[0033](B)根據(jù)所述外部電源輸入端的電壓及所述內(nèi)部電源供應(yīng)端的電壓磁滯性地控制使所述外部電源輸入端連接或不連接到所述內(nèi)部電源供應(yīng)端；
[0034](C)在所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端期間，對(duì)電容充電。
[0035]本發(fā)明的斷電延遲方法還可以采用以下的技術(shù)措施來進(jìn)一步實(shí)現(xiàn)。
[0036]前述的斷電延遲方法，其中所述步驟A包括比較所述外部電源輸入端的電壓及所述內(nèi)部電源供應(yīng)端的電壓。
[0037]前述的斷電延遲方法，其中所述步驟B包括打開MOS晶體管而將所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端。
[0038]前述的斷電延遲方法，其中所述步驟B包括:
[0039]打開PMOS晶體管而將所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端；
[0040]將所述外部電源輸入端的電壓施加到所述PMOS晶體管的基底。
[0041]前述的斷電延遲方法，其中所述步驟B包括:
[0042]關(guān)閉PMOS晶體管而切斷所述外部電源輸入端與所述內(nèi)部電源供應(yīng)端之間的連接；
[0043]將所述內(nèi)部電源供應(yīng)端的電壓施加到所述PMOS晶體管的基底。
[0044]前述的斷電延遲方法，其中更包括設(shè)定起始狀態(tài)使所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端。
[0045]一種音響系統(tǒng)，其特征在于包括:[0046]一音源線；
[0047]一驅(qū)動(dòng)晶體管，連接所述音源線；
[0048]一斷電延遲電路，連接所述驅(qū)動(dòng)晶體管，所述斷電延遲電路具有外部電源輸入端、內(nèi)部電源供應(yīng)端及電容連接所述內(nèi)部電源供應(yīng)端，在所述內(nèi)部電源供應(yīng)端的電壓低于所述外部電源輸入端的電壓時(shí)對(duì)所述電容充電，并在斷電時(shí)由所述電容供應(yīng)電流給所述驅(qū)動(dòng)晶體管，以下拉所述音源線的電位。
[0049]前述的音響系統(tǒng)，其中所述斷電延遲電路包括:
[0050]一開關(guān)連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間；
[0051]一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內(nèi)部電源供應(yīng)端，以及輸出端產(chǎn)生控制訊號(hào)控制所述開關(guān)；
[0052]其中，所述開關(guān)在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內(nèi)部電源供應(yīng)端，且在第二狀態(tài)下關(guān)閉。
[0053]前述的斷電延遲電路，其中所述開關(guān)包括MOS晶體管連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間，受所述控制訊號(hào)控制。
[0054]前述的斷電延遲電路，其中所述開關(guān)包括:
[0055]第一 PMOS晶體管連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間，受所述控制訊號(hào)控制；
[0056]電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。
[0057]前述的斷電延遲電路，其中所述電壓切換電路包括:
[0058]第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之間，在所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；
[0059]電阻連接在所述內(nèi)部電源供應(yīng)端及所述第一 PMOS晶體管的基底之間，在所述第二狀態(tài)下將所述內(nèi)部電源供應(yīng)端的電壓施加到所述第一 PMOS晶體管的基底。
[0060]前述的斷電延遲電路，其中所述電阻包括所述第一 PMOS晶體管的基底電阻。
[0061]前述的斷電延遲電路，其中所述磁滯比較器包括起始狀態(tài)設(shè)定電阻連接所述磁滯比較器的輸出端，設(shè)定所述控制訊號(hào)的起始邏輯狀態(tài)。
[0062]前述的斷電延遲電路，其中所述磁滯比較器包括:
[0063]第一及第二輸入晶體管，所述第一輸入晶體管具有閘極連接所述外部電源輸入端;
[0064]磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間；
[0065]磁滯用電流源串聯(lián)所述磁滯用電阻；
[0066]其中，所述磁滯用電阻產(chǎn)生壓降以決定所述磁滯比較器的磁滯大小。
[0067]前述的斷電延遲電路，其中所述電容之電容值定義所述斷電延遲電路的延遲時(shí)間。
[0068]采用上述技術(shù)方案后，本發(fā)明的斷電延遲電路與方法，以及具斷電延遲的音響系統(tǒng)具有在音響系統(tǒng)開啟及關(guān)閉時(shí)消除爆音的優(yōu)點(diǎn)。
【專利附圖】

【附圖說明】
[0069]圖1為應(yīng)用本發(fā)明的斷電延遲電路的音響系統(tǒng)方塊圖；[0070]圖2為本發(fā)明的斷電延遲電路的一實(shí)施例示意圖；
[0071]圖3是以二極管、NMOS或PMOS實(shí)現(xiàn)開關(guān)16時(shí)，在開關(guān)16上損耗的壓差A(yù)V與電流間的關(guān)系圖；
[0072]圖4為本發(fā)明的另一實(shí)施例的電路圖；
[0073]圖5為圖4的外部電源電壓Vcc和內(nèi)部電源電壓Vdd的曲線圖；
[0074]圖6為外部電源電壓Vcc和內(nèi)部電源電壓Vdd的曲線比較圖。
【具體實(shí)施方式】
[0075]以下結(jié)合實(shí)施例及其附圖對(duì)本發(fā)明作更進(jìn)一步說明。
[0076]現(xiàn)請(qǐng)參閱圖1，圖1系在音響系統(tǒng)中使用斷電延遲電路的示意圖。如圖所示，重啟集成電路(reset IC) 10連接外部電源V。。、外接電容C及多個(gè)驅(qū)動(dòng)晶體管M1-MN，每個(gè)驅(qū)動(dòng)晶體管經(jīng)一條音源線(audio line) 11連接到一個(gè)揚(yáng)聲器12。當(dāng)重啟IClO偵測(cè)到外部電源電壓V。。異常，例如電源關(guān)閉時(shí)，便藉由電容C儲(chǔ)存的電荷提供負(fù)載電流I_load給驅(qū)動(dòng)晶體管M1-MN，因而將音源線11的電壓拉到O伏特以避免爆音產(chǎn)生。根據(jù)本發(fā)明的斷電延遲電路系整合在重啟IClO中，其延遲重啟IClO的內(nèi)部電源斷電的時(shí)間，使重啟IClO在外部電源V。。斷電后一段時(shí)間內(nèi)，能夠維持足夠的負(fù)載電流I_load。如圖2所示,斷電延遲電路14包含電容C連接內(nèi)部電源供應(yīng)端VDD，開關(guān)16連接在外部電源輸入端V。。與內(nèi)部電源供應(yīng)端Vdd之間，以及磁滯比較器18根據(jù)外部電源電壓Vcc及內(nèi)部電源電壓Vdd控制開關(guān)16。磁滯比較器18的第一輸入端連接外部電源輸入端V。。，第二輸入端連接內(nèi)部電源供應(yīng)端VDD，輸出端產(chǎn)生控制訊號(hào)SI控制開 關(guān)16。在第一狀態(tài)下，開關(guān)16打開(turn on)而將外部電源輸入端V。。連接到內(nèi)部電源供應(yīng)端VDD，因此外部電源V。?？梢詫?duì)電容C充電。在第二狀態(tài)下，開關(guān)16關(guān)閉(turn off)而切斷外部電源輸入端V。。及內(nèi)部電源供應(yīng)端Vdd之間的連接，由電容C提供內(nèi)部電路20操作所需的電力。藉由磁滯性地控制外部電源輸入端V。。連接或不連接到內(nèi)部電源供應(yīng)端VDD，可以維持穩(wěn)定的內(nèi)部電源電壓Vdd。電容C的電容值大小定義斷電延遲電路14的延遲時(shí)間，亦即斷電延遲電路14支持內(nèi)部電路20正確工作的時(shí)間。在本實(shí)施例中，電容C系設(shè)置在重啟IClO的外部，以便調(diào)整電容C的大小而最佳化延遲時(shí)間，在其它實(shí)施例中，也可以根據(jù)系統(tǒng)需求而將電容C設(shè)置在重啟IClO的內(nèi)部。
[0077]圖3為開關(guān)16及磁滯比較器18的實(shí)施例示意圖。在此，開關(guān)16包含PMOS晶體管Pl連接在外部電源輸入端V。。與內(nèi)部電源供應(yīng)端Vdd之間，受控制訊號(hào)SI控制，以及PMOS晶體管P2和電阻Rw^組成電壓切換電路連接在外部電源輸入端V。。與內(nèi)部電源供應(yīng)端Vdd之間。PMOS晶體管P2連接在外部電源輸入端Vrc與PMOS晶體管Pl的基底之間，電阻RWELL連接在內(nèi)部電源供應(yīng)端Vdd與PMOS晶體管Pl的基底之間。采用PMOS晶體管Pl實(shí)現(xiàn)開關(guān)16，是為了盡量減少損耗在開關(guān)16上的壓降。PMOS晶體管P2和電阻Rw^為切換井(switchingwell)的架構(gòu)，用以使PMOS晶體管Pl的井區(qū)連接最高電位，提升防止閂鎖(latch up)的能力。在本實(shí)施例中，PMOS晶體管Pl用來定義開關(guān)16在打開時(shí)，外部電源輸入端V。。與內(nèi)部電源供應(yīng)端Vdd之間的壓降，PMOS晶體管P2和電阻R.用來切換N型井的電位，N型井可以隨開關(guān)16的兩端電壓Vcc和Vdd的不同而連接到不同偵彳。當(dāng)外部電源電壓Vrc高于內(nèi)部電源電壓Vdd時(shí)，磁滯比較器18打開PMOS晶體管Pl和P2，N型井經(jīng)PMOS晶體管P2連接到外部電源\c,因此將PMOS晶體管Pl的基底(即N型井)連接到高電位端V。。。當(dāng)外部電源電壓\c低于內(nèi)部電源電壓Vdd時(shí)，PMOS晶體管Pl和P2被磁滯比較器18關(guān)閉，因此寄生電阻Rwell將PMOS晶體管Pl的基底連接高電位端VDD。借著切換N型井的電位，PMOS晶體管Pl如同一個(gè)開關(guān)組件操作。圖4為比較本發(fā)明與已知技術(shù)的效果的示意圖，水平軸的AV表示開關(guān)16的壓降，垂直軸表示開關(guān)16的電流，曲線22系PMOS晶體管Pl的電流-電壓特性曲線，曲線24系二極管的電流-電壓特性曲線。使用PMOS晶體管Pl當(dāng)作開關(guān)組件，其損耗的壓差Λ V約為0.1V，小于二極管的導(dǎo)通壓降Vdmde (約為0.6V)，因此減少了外部電源輸入端V。。與內(nèi)部電源供應(yīng)端Vdd之間的壓降，內(nèi)部電源電壓Vdd (=Vrc-A V)高于使用二極管的內(nèi)部電源電壓(=Vcc-Vdmde)，進(jìn)而增加了內(nèi)部電路20的工作電壓的邊際值約0.5V。另一方面，曲線22的上升斜率
[0078]Slope=l/Ron,[公式 I][0079]其中Ron是PMOS晶體管Pl的導(dǎo)通電阻值。增加PMOS晶體管Pl的尺寸可以降低其導(dǎo)通電阻值Ron，進(jìn)而提高曲線22的上升斜率Slope。
[0080]回到圖3，磁滯比較器18具有一對(duì)輸入晶體管Ml和M2，輸入晶體管Ml的閘極連接外部電源輸入端\c，偏壓電流源Ibias連接輸入晶體管Ml和M2，磁滯用電阻Rhys連接在磁滯比較器18的第二輸入端和輸入晶體管M2的閘極之間，磁滯用電流源Ihys串聯(lián)電阻Rhys，提供電流流經(jīng)電阻Rhys而產(chǎn)生壓降，決定磁滯比較器18的磁滯大小ΛΗ。較佳者，使用起始狀態(tài)設(shè)定電阻Rini連接磁滯比較器18的輸出端，將其輸出訊號(hào)SI預(yù)設(shè)在邏輯低準(zhǔn)位，使PMOS晶體管Pl的預(yù)設(shè)狀態(tài)為打開。參照?qǐng)D5，波形26表示外部電源電壓V。。，波形28表示內(nèi)部電源電壓VDD，準(zhǔn)位30表示外部電源V。。的待機(jī)值(standby power)，一般為3.3V或5V。在電源開啟后，外部電源電壓\c從O上升到額定值。在此期間，因?yàn)殚_關(guān)16是導(dǎo)通的，所以內(nèi)部電源電壓Vdd也隨之上升。由于磁滯比較器18的磁滯特性，開關(guān)16在稍后的時(shí)間tl關(guān)閉，直到內(nèi)部電源電壓Vdd下降到低于門坎值，例如時(shí)間t2，磁滯比較器18再度打開開關(guān)16,因此外部電源Vrc對(duì)電容C充電而拉高內(nèi)部電源電壓VDD。到時(shí)間t3時(shí)，開關(guān)16又被磁滯比較器18關(guān)閉，因此內(nèi)部電源電壓Vdd又開始下降。當(dāng)外部電源電壓V。。下降到低于待機(jī)準(zhǔn)位30以后，內(nèi)部電源電壓Vdd的下降斜率由電容C的電容值決定如下
[0081]Rsw=Vcc 的下降斜率(V/s)，[公式 2]
[0082]C>I_load/Rsw。[公式 3]
[0083]舉例來說，若負(fù)載電流I_load 為 5mA，Rsw=5V/lms=5K(V/s)，則 C>5mA/5KV/s=l μ F。
[0084]若負(fù)載電流I_load 為 20mA，RSff=5V/10ms=0.5K (V/s)，則 C>20mA/0.5KV/s=40 μ F。
[0085]如圖5中的區(qū)段32所示，當(dāng)電容C的電容值較大時(shí)，內(nèi)部電源電壓Vdd下降的斜率也變得較緩和。
[0086]參照?qǐng)D6，在電源開啟后，當(dāng)外部電源電壓Vrc上升到PMOS晶體管Pl的切入電壓Vr時(shí)，PMOS晶體管Pl打開，因此內(nèi)部電源電壓Vdd跳升至低于外部電源電壓Vcc約0.1伏特的大小，然后隨著外部電源電壓V。。上升。在外部電源電壓V。。到達(dá)額定值以后，因?yàn)榇艤木壒?，?nèi)部電源電壓Vdd較晚達(dá)到Vcc的大小。此后，內(nèi)部電源電壓Vdd被磁滯比較器18維持在V。。附近，其漣波大小取決于磁滯大小ΛΗ。在此期間，開關(guān)16被控制訊號(hào)SI反復(fù)切換，其每一次關(guān)閉的時(shí)間T取決于負(fù)載I_load和磁滯大小ΛΗ。選擇適當(dāng)?shù)拇艤笮ˇЭ梢越档烷_關(guān)16的切換頻率，減少切換功率損失。
[0087]以上實(shí)施例僅供說明本發(fā)明之用，而非對(duì)本發(fā)明的限制，有關(guān)【技術(shù)領(lǐng)域】的技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以作出各種變換或變化。因此，所有等同的技術(shù)方案也應(yīng)所述屬于本發(fā)明的范疇，應(yīng)由各權(quán)利要求限定。
【權(quán)利要求】
1.一種斷電延遲電路，其特征在于包括: 一外部電源輸入端； 一內(nèi)部電源供應(yīng)端； 一電容連接所述內(nèi)部電源供應(yīng)端； 一開關(guān)連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間； 一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內(nèi)部電源供應(yīng)端，以及輸出端產(chǎn)生控制訊號(hào)控制所述開關(guān)，所述磁滯比較器比較所述外部電源輸入端的電壓及所述內(nèi)部電源供應(yīng)端的電壓產(chǎn)生所述控制訊號(hào)； 其中，所述開關(guān)在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內(nèi)部電源供應(yīng)端，且在第二狀態(tài)下關(guān)閉。
2.如權(quán)利要求1所述的斷電延遲電路，其特征在于，所述開關(guān)包括一MOS晶體管連接在所述外部電源輸入端及所述內(nèi)部電源供應(yīng)端之間，受所述控制訊號(hào)控制。
3.如權(quán)利要求1所述的斷電延遲電路，其特征在于，所述磁滯比較器包括起始狀態(tài)設(shè)定電阻連接所述磁滯比較器的輸出端，設(shè)定所述控制訊號(hào)的起始邏輯狀態(tài)。
4.如權(quán)利要求1所述的斷電延遲電路，其特征在于，所述磁滯比較器包括: 第一及第二輸入晶體管，所述第一輸入晶體管具有閘極連接所述外部電源輸入端； 磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間； 磁滯用電流源串聯(lián)所述磁滯用電阻； 其中，所述磁滯用電阻產(chǎn)生壓降以決定所述磁滯比較器的磁滯大小。
5.如權(quán)利要求1所述的斷電延遲電路，其特征在于，所述電容的電容值定義所述斷電延遲電路的延遲時(shí)間。
6.一種斷電延遲方法，其特征在于包括以下步驟: (A)監(jiān)視外部電源輸入端的電壓及內(nèi)部電源供應(yīng)端的電壓； (B)根據(jù)所述外部電源輸入端的電壓及所述內(nèi)部電源供應(yīng)端的電壓磁滯性地控制使所述外部電源輸入端連接或不連接到所述內(nèi)部電源供應(yīng)端； (C)在所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端期間，對(duì)電容充電； 其中，所述步驟A包括比較所述外部電源輸入端的電壓及所述內(nèi)部電源供應(yīng)端的電壓。
7.如權(quán)利要求6所述的斷電延遲方法，其特征在于，所述步驟B包括打開MOS晶體管而將所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端。
8.如權(quán)利要求6所述的斷電延遲方法，其特征在于，更包括設(shè)定起始狀態(tài)使所述外部電源輸入端連接到所述內(nèi)部電源供應(yīng)端。
【文檔編號(hào)】H04R3/00GK103840805SQ201410060443
【公開日】2014年6月4日 申請(qǐng)日期:2009年7月15日 優(yōu)先權(quán)日:2009年7月15日
【發(fā)明者】林棋樺, 唐健夫, 陳曜洲, 陳安東 申請(qǐng)人:立锜科技股份有限公司