專利名稱：高清視頻格式的數(shù)據(jù)傳輸集成接口的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及視頻信號(hào)傳輸技術(shù)，特別是涉及高清視頻格式的數(shù)據(jù)傳輸集成接口。
背景技術(shù)：
數(shù)字高清電視的720p、1080i和1080p是由美國(guó)電影電視工程師協(xié)會(huì)確定的高清標(biāo)準(zhǔn)格式，其中1080p被稱為目前數(shù)字電視的頂級(jí)顯示格式，這種格式的電視在逐行掃描下能夠達(dá)到1920X1080的分辨率。目前視頻處理領(lǐng)域不僅僅電視在追求這個(gè)標(biāo)準(zhǔn)，大型拼接墻等其他系統(tǒng)也在努力達(dá)到這個(gè)標(biāo)準(zhǔn)，以追求更好的視覺(jué)效果。處理高清視頻自然離不開(kāi)硬件接口，因?yàn)橐曨l系統(tǒng)中經(jīng)常需要在芯片之間或者單板之間傳輸視頻數(shù)據(jù)。現(xiàn)在各大FPGA公司很少有專門用來(lái)傳輸視頻數(shù)據(jù)的高速接口的IP，工程師往往把通信領(lǐng)域的IP拿來(lái)使用。通信領(lǐng)域的高速接口 IP可以借用，但在使用上很不方便，工程師需要更改接口信號(hào)，同時(shí)數(shù)據(jù)通信領(lǐng)域的接口 IP往往消耗FPGA資源較大。

發(fā)明內(nèi)容
基于此，有必要針對(duì)上述問(wèn)題，提供一種高清視頻格式的數(shù)據(jù)傳輸集成接口，能夠使接口信號(hào)清晰易用，而且可靠性高、結(jié)構(gòu)簡(jiǎn)單。一種高清視頻格式的數(shù)據(jù)接口發(fā)送裝置，包括:與視頻格式數(shù)據(jù)輸入端口相連的視頻數(shù)據(jù)編碼模塊，該模塊具體包括與所述輸入端口相連的CRC編碼單元，與該CRC編碼單元相連的首尾標(biāo)志位添加單元，與該首尾標(biāo)志位添加單元相連的數(shù)據(jù)位寬轉(zhuǎn)換單元；連接在所述視頻數(shù)據(jù)編碼模塊與視頻數(shù)據(jù)處理模塊之間的發(fā)送先入先出模塊；所述視頻數(shù)據(jù)處理模塊，具體包括通過(guò)所述發(fā)送先入先出模塊與所述數(shù)據(jù)位寬轉(zhuǎn)換單元相連的環(huán)形寄存器，與該環(huán)形寄存器相連的發(fā)送串行解串器，與所述發(fā)送串行解串器、所述環(huán)形寄存器分別相連的控制碼添加單元。實(shí)施本實(shí)施例，具有如下有益效果:本發(fā)明提供的高清視頻格式的數(shù)據(jù)接口發(fā)送裝置結(jié)構(gòu)簡(jiǎn)單，通過(guò)視頻數(shù)據(jù)編碼模塊完成對(duì)視頻數(shù)據(jù)的前置處理，最后經(jīng)過(guò)視頻數(shù)據(jù)處理模塊發(fā)送出去。由于本發(fā)明借助通信領(lǐng)域的串行解串器進(jìn)行改造，可靠性高，接口信號(hào)清晰易用，方便芯片之間或者單板之間的視頻數(shù)據(jù)的發(fā)送。相應(yīng)地，一種高清視頻格式的數(shù)據(jù)接口接收裝置，包括:通過(guò)物理鏈路與數(shù)據(jù)接口發(fā)送裝置相連的視頻數(shù)據(jù)接收模塊，該模塊具體包括與所述發(fā)送串行解串器相對(duì)應(yīng)的接收串行解串器，與該接收串行解串器相連的數(shù)據(jù)邏輯提取單元；連接在所述視頻數(shù)據(jù)接收模塊與視頻數(shù)據(jù)解碼模塊之間的接收先入先出模塊；所述視頻數(shù)據(jù)解碼模塊，具體包括通過(guò)所述接收先入先出模塊與所述數(shù)據(jù)邏輯提取單元相連的數(shù)據(jù)位寬還原單元，與該數(shù)據(jù)位寬還原單元相連的首尾標(biāo)志位去除單元，與該首尾標(biāo)志位去除單元相連的CRC解碼單元，與該CRC解碼單元相連的視頻格式數(shù)據(jù)輸出端口。實(shí)施本實(shí)施例，具有如下有益效果:本發(fā)明提供的高清視頻格式的數(shù)據(jù)接口接收裝置結(jié)構(gòu)簡(jiǎn)單，通過(guò)視頻數(shù)據(jù)接收模塊完成對(duì)上級(jí)發(fā)送裝置的數(shù)據(jù)處理，經(jīng)過(guò)視頻數(shù)據(jù)解碼模塊進(jìn)行相應(yīng)的解碼、校驗(yàn)操作，最后發(fā)送給用戶側(cè)。由于本發(fā)明借助通信領(lǐng)域的串行解串器進(jìn)行改造，可靠性高，接口信號(hào)清晰易用，方便芯片之間或者單板之間的視頻數(shù)據(jù)的接收。相應(yīng)地，一種高清視頻格式的數(shù)據(jù)傳輸集成接口，包括:如前所述的高清視頻格式的數(shù)據(jù)接口發(fā)送裝置；如前所述的高清視頻格式的數(shù)據(jù)接口接收裝置；所述發(fā)送串行解串器和所述接收串行解串器共用一組serdes芯片；發(fā)送側(cè)的所述發(fā)送裝置與接收側(cè)對(duì)應(yīng)的接收裝置通過(guò)物理鏈路相連；接收側(cè)的所述接收裝置與發(fā)送側(cè)對(duì)應(yīng)的發(fā)送裝置通過(guò)物理鏈路相連。實(shí)施本實(shí)施例，具有如下有益效果:本發(fā)明提供的高清視頻格式的數(shù)據(jù)傳輸集成接口，通過(guò)將發(fā)送裝置、接收裝置集成到一個(gè)FPGA接口當(dāng)中，使該集成接口既能用于發(fā)送側(cè)，也能用于接收側(cè)，提高了接口的適用性。另外，通過(guò)一組serdes芯片既能充當(dāng)發(fā)送串行解串器，也能充當(dāng)接收串行解串器，故而本接口結(jié)構(gòu)簡(jiǎn)單。同時(shí)，也具有可靠性高，接口信號(hào)清晰易用的優(yōu)勢(shì)，方便芯片之間或者單板之間的視頻數(shù)據(jù)的傳輸。


圖1為本發(fā)明高清視頻格式的數(shù)據(jù)接口發(fā)送裝置的示意圖；圖2為本發(fā)明發(fā)送裝置的控制碼添加單元示意圖；圖3為本發(fā)明高清視頻格式的數(shù)據(jù)接口接收裝置的示意圖；圖4為本發(fā)明接收裝置的視頻數(shù)據(jù)接收模塊示意圖；圖5為本發(fā)明高清視頻格式的數(shù)據(jù)傳輸集成接口的示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步地詳細(xì)描述。圖1為本發(fā)明高清視頻格式的數(shù)據(jù)接口發(fā)送裝置的示意圖。如圖1所示:與視頻格式數(shù)據(jù)輸入端口相連的視頻數(shù)據(jù)編碼模塊，該模塊具體包括與所述輸入端口相連的CRC編碼單元，與該CRC編碼單元相連的首尾標(biāo)志位添加單元，與該首尾標(biāo)志位添加單元相連的數(shù)據(jù)位寬轉(zhuǎn)換單元；連接在所述視頻數(shù)據(jù)編碼模塊與視頻數(shù)據(jù)處理模塊之間的發(fā)送先入先出模塊；所述視頻數(shù)據(jù)處理模塊，具體包括通過(guò)所述發(fā)送先入先出模塊與所述數(shù)據(jù)位寬轉(zhuǎn)換單元相連的環(huán)形寄存器，與該環(huán)形寄存器相連的發(fā)送串行解串器，與所述發(fā)送串行解串器、所述環(huán)形寄存器分別相連的控制碼添加單元。視頻數(shù)據(jù)編碼模塊的功能是對(duì)發(fā)送的數(shù)據(jù)進(jìn)行CRC編碼和校驗(yàn)、頭尾標(biāo)志處理、數(shù)據(jù)位寬變換和跨時(shí)鐘域處理。具體地，結(jié)合視頻格式數(shù)據(jù)的需要，對(duì)輸入的每行圖像數(shù)據(jù)(位寬是24位)進(jìn)行CRC16編碼，然后在每行的頭部和尾部分別加入一個(gè)24位的控制字段，
控制字段如下表所示:
權(quán)利要求
1.一種高清視頻格式的數(shù)據(jù)接口發(fā)送裝置，其特征在于: 與視頻格式數(shù)據(jù)輸入端口相連的視頻數(shù)據(jù)編碼模塊，該模塊具體包括與所述輸入端口相連的CRC編碼單元，與該CRC編碼單元相連的首尾標(biāo)志位添加單元，與該首尾標(biāo)志位添加單元相連的數(shù)據(jù)位寬轉(zhuǎn)換單元； 連接在所述視頻數(shù)據(jù)編碼模塊與視頻數(shù)據(jù)處理模塊之間的發(fā)送先入先出模塊； 所述視頻數(shù)據(jù)處理模塊，具體包括通過(guò)所述發(fā)送先入先出模塊與所述數(shù)據(jù)位寬轉(zhuǎn)換單元相連的環(huán)形寄存器，與該環(huán)形寄存器相連的發(fā)送串行解串器，與所述發(fā)送串行解串器、所述環(huán)形寄存器分別相連的控制碼添加單元。
2.根據(jù)權(quán)利要求1所述的高清視頻格式的數(shù)據(jù)接口發(fā)送裝置，其特征在于:所述控制碼添加單元，包括時(shí)鐘修正碼生成單元、同步碼生成單元和通道綁定單元，其中，還包括: 與所述時(shí)鐘修正碼生成單元相連的優(yōu)先發(fā)送單元，用于設(shè)定每隔預(yù)設(shè)時(shí)間連續(xù)發(fā)送預(yù)設(shè)數(shù)個(gè)時(shí)鐘修正控制碼。
3.根據(jù)權(quán)利要求2所述的高清視頻格式的數(shù)據(jù)接口發(fā)送裝置，其特征在于:所述控制碼添加單元，還包括: 與所述環(huán)形寄存器、所述優(yōu)先發(fā)送單元分別相連的滯后發(fā)送單元，用于檢測(cè)環(huán)形寄存器的溢滿狀態(tài)，以及時(shí)鐘修正控制碼的發(fā)送狀態(tài)；該滯后發(fā)送單元還與同步碼生成單元、通道綁定單元分別相連，用于在環(huán)形寄存器未滿且時(shí)鐘修正控制碼為空余狀態(tài)時(shí)，發(fā)送同步碼或通道綁定碼。
4.一種高清視頻格式的數(shù)據(jù)接口接收裝置，其特征在于: 通過(guò)物理鏈路與數(shù)據(jù)接口發(fā)送裝置相連的視頻數(shù)據(jù)接收模塊，該模塊具體包括與所述發(fā)送串行解串器相對(duì)應(yīng)的 接收串行解串器，與該接收串行解串器相連的數(shù)據(jù)邏輯提取單元; 連接在所述視頻數(shù)據(jù)接收模塊與視頻數(shù)據(jù)解碼模塊之間的接收先入先出模塊； 所述視頻數(shù)據(jù)解碼模塊，具體包括通過(guò)所述接收先入先出模塊與所述數(shù)據(jù)邏輯提取單元相連的數(shù)據(jù)位寬還原單元，與該數(shù)據(jù)位寬還原單元相連的首尾標(biāo)志位去除單元，與該首尾標(biāo)志位去除單元相連的CRC解碼單元，與該CRC解碼單元相連的視頻格式數(shù)據(jù)輸出端口。
5.根據(jù)權(quán)利要求4所述的高清視頻格式的數(shù)據(jù)接口接收裝置，其特征在于，所述視頻數(shù)據(jù)接收模塊，還包括: 連接在所述接收串行解串器、所述數(shù)據(jù)邏輯提取單元之間的高低字節(jié)調(diào)整單元，用于在接收側(cè)的字節(jié)順序與發(fā)送側(cè)不相同時(shí)，根據(jù)接收到的字符同步碼、通道對(duì)齊碼的高低字節(jié)和對(duì)應(yīng)的控制碼進(jìn)行高低字節(jié)的校正。
6.根據(jù)權(quán)利要求4或5所述的高清視頻格式的數(shù)據(jù)接口接收裝置，其特征在于，所述視頻數(shù)據(jù)接收模塊，還包括: 與所述接收串行解串器相連的時(shí)鐘管理單元；與所述接收串行解串器相連的復(fù)位管理單元。
7.一種高清視頻格式的數(shù)據(jù)傳輸集成接口，其特征在于，包括: 如權(quán)利要求1至3任一項(xiàng)所述的高清視頻格式的數(shù)據(jù)接口發(fā)送裝置； 如權(quán)利要求4至6任一項(xiàng)所述的高清視頻格式的數(shù)據(jù)接口接收裝置； 所述發(fā)送串行解串器和所述接收串行解串器共用一組serdes芯片；發(fā)送側(cè)的所述發(fā)送裝置與接收側(cè)對(duì)應(yīng)的接收裝置通過(guò)物理鏈路相連； 接收側(cè)的所述接收裝置與發(fā)送側(cè)對(duì)應(yīng)的發(fā)送裝置通過(guò)物理鏈路相連。
8.根據(jù)權(quán)利要求7所述的高清視頻格式的數(shù)據(jù)傳輸集成接口，其特征在于:所述發(fā)送先入先出模塊和/或所述接收先入先出模塊為異步FIFO存儲(chǔ)器。
9.根據(jù)權(quán)利要求7或8所述的高清視頻格式的數(shù)據(jù)傳輸集成接口，其特征在于:所述一組serdes芯片包括兩片級(jí)聯(lián)的serdes芯片。
10.根據(jù)權(quán)利要求9所述的高清視頻格式的數(shù)據(jù)傳輸集成接口，其特征在于，還包括:與所述serdes芯片 相連的均衡參數(shù)配置單元。
全文摘要
本發(fā)明公開(kāi)了高清視頻格式的數(shù)據(jù)傳輸集成接口，包括高清視頻格式的數(shù)據(jù)接口發(fā)送裝置；高清視頻格式的數(shù)據(jù)接口接收裝置；所述發(fā)送串行解串器和所述接收串行解串器共用一組serdes芯片；發(fā)送側(cè)的所述發(fā)送裝置與接收側(cè)對(duì)應(yīng)的接收裝置通過(guò)物理鏈路相連；接收側(cè)的所述接收裝置與發(fā)送側(cè)對(duì)應(yīng)的發(fā)送裝置通過(guò)物理鏈路相連。采用本發(fā)明，可以將發(fā)送裝置、接收裝置集成到一個(gè)FPGA接口當(dāng)中，使該集成接口既能用于發(fā)送側(cè)，也能用于接收側(cè)，提高了接口的適用性。另外，通過(guò)一組serdes芯片既能充當(dāng)發(fā)送串行解串器，也能充當(dāng)接收串行解串器，故而本接口結(jié)構(gòu)簡(jiǎn)單。同時(shí)，也具有可靠性高，接口信號(hào)清晰易用的優(yōu)勢(shì)，方便芯片之間或者單板之間的視頻數(shù)據(jù)的傳輸。
文檔編號(hào)H04N7/01GK103118257SQ20131004724
公開(kāi)日2013年5月22日 申請(qǐng)日期2013年2月5日 優(yōu)先權(quán)日2013年2月5日
發(fā)明者張?jiān)丛?申請(qǐng)人:廣東威創(chuàng)視訊科技股份有限公司