Odu2數(shù)據(jù)順序重排電路的制作方法
【專利摘要】ODU2數(shù)據(jù)順序重排電路主要適用于ODU2幀切割為數(shù)據(jù)包過程中的數(shù)據(jù)順序重排功能，屬于通信專用集成電路設(shè)計(jì)【技術(shù)領(lǐng)域】。目的是用簡(jiǎn)便的方法和少量的硬件電路完成數(shù)據(jù)順序重排電路設(shè)計(jì)。本發(fā)明電路由7個(gè)并行的3位加法器和8個(gè)并行的8選1數(shù)據(jù)選擇器構(gòu)成，輸入的8字節(jié)數(shù)據(jù)由高字節(jié)到低字節(jié)依次為data7[7:0]～data0[7:0]，均接至8個(gè)數(shù)據(jù)選擇器的數(shù)據(jù)輸入端，7個(gè)并行加法器的輸出值分別接至選擇器1～選擇器7的選擇端。本發(fā)明電路將輸入的8個(gè)字節(jié)數(shù)據(jù)按照要求的輸出順序，自動(dòng)進(jìn)行以字節(jié)為單位的順序重排后輸出。該電路結(jié)構(gòu)清晰，性能較高，工作可靠。
【專利說明】0DU2數(shù)據(jù)順序重排電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及到基于OTN的數(shù)據(jù)分組交換技術(shù)，具體涉及到0DU2幀數(shù)據(jù)順序重排電路結(jié)構(gòu)，屬于通信專用集成電路設(shè)計(jì)【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]光傳送網(wǎng)OTN(Optical Transport Network)能夠滿足大顆粒業(yè)務(wù)需求，能夠承載GbE/10GbE/40GbE/100GbE速率的客戶信號(hào)，同時(shí)能夠透明傳輸多種客戶信號(hào)如SDH/SONET, IP/MPLS、ATM、Ethernet等。OTN不僅克服了 SDH與WDM的不足而且具有兩者的優(yōu)勢(shì)，是未來業(yè)務(wù)網(wǎng)的主流傳輸模式。OTN雖有諸多優(yōu)點(diǎn)，但交換問題仍然是制約其發(fā)展的一個(gè)瓶頸。OTN技術(shù)從本質(zhì)上來說是TDM(time_division multiplexing)技術(shù),實(shí)現(xiàn)TDM交換通常采用電路交換方式，而電路交換由于受電子特性的影響難以達(dá)到較高的速度，目前單片電路交換芯片最高可以達(dá)到320Gbit的交換容量，而單片包交換芯片可以達(dá)到1.8Tbit。因此，研究基于OTN的分組交換技術(shù)，充分發(fā)揮OTN和包交換的優(yōu)勢(shì)是通信網(wǎng)發(fā)展的一個(gè)重要方向。
[0003]為了實(shí)現(xiàn)基于OTN的分組交換技術(shù)，需要將ODUK (光信道數(shù)據(jù)單元)數(shù)據(jù)幀切割為固定大小的數(shù)據(jù)包，經(jīng)過包交換芯片交換，再重組為ODUK幀流，此方法可以有效解決OTN交換的難題，使之既可以處理數(shù)據(jù)包也可以處理TDM業(yè)務(wù)。
[0004]0DU2數(shù)據(jù)切割為數(shù)據(jù)包的過程是在固定的時(shí)間段內(nèi)將存儲(chǔ)于緩存中的0DU2數(shù)據(jù)讀若干個(gè)時(shí)鐘節(jié)拍，用這些讀出的數(shù)據(jù)再加上一些必須的包頭信息組成一個(gè)固定大小的數(shù)據(jù)包。0DU2數(shù)據(jù)的位寬是64位，即每個(gè)時(shí)鐘節(jié)拍讀出的0DU2數(shù)據(jù)為8個(gè)字節(jié)，但是在具體使用時(shí)可能需要將8個(gè)字節(jié)數(shù)據(jù)按照一定的規(guī)則進(jìn)行以字節(jié)為單位的重新排序，因此需要一個(gè)電路來完成8個(gè)字節(jié)0DU2數(shù)據(jù)的順序重排。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是，提供一種自動(dòng)選擇機(jī)制，將輸入的8個(gè)字節(jié)0DU2數(shù)據(jù)按照給定的重排指示信號(hào)，以字節(jié)為單位，自動(dòng)進(jìn)行順序重排輸出，該0DU2數(shù)據(jù)順序重排電路提高了整個(gè)0DU2數(shù)據(jù)幀切割電路的自適應(yīng)性和工作效率。
[0006]本發(fā)明的一種0DU2數(shù)據(jù)順序重排電路結(jié)構(gòu)，由7個(gè)3位加法器和8個(gè)8選I選擇器構(gòu)成，其特征在于:
[0007]所述的7個(gè)加法器的輸入輸出關(guān)系為，輸入的3位標(biāo)記值(flag_reg[2:0])，分別接至加法器O?加法器6的輸入端，加法器O進(jìn)行加I操作后的輸出值(sel_l[2:0])接至選擇器I的選擇控制端，加法器I進(jìn)行加2操作后的輸出值(sel_2[2:0])接至選擇器2的選擇控制端，加法器2進(jìn)行加3操作后的輸出值(sel_3[2:0])接至選擇器3的選擇控制端，加法器3進(jìn)行加4操作后的輸出值(sel_4[2:0])接至選擇器4的選擇控制端，加法器4進(jìn)行加5操作后的輸出值(sel_5[2:0])接至選擇器5的選擇控制端，加法器5進(jìn)行加6操作后的輸出值(sel_6[2:0])接至選擇器6的選擇控制端，加法器6進(jìn)行加7操作后的輸出值(sel_7[2:0])接至選擇器7的選擇控制端；
[0008]所述的8個(gè)8選I數(shù)據(jù)選擇器的輸入輸出關(guān)系為，輸入的3位標(biāo)記值(flag_reg[2:0])接至選擇器O的數(shù)據(jù)選擇控制端(sel_0[2:0])，輸入的需要進(jìn)行順序重排的8 個(gè)字節(jié)數(shù)據(jù)分別為 data7[7:0]、data6[7:0]、data5[7:0]、data4[7:0]、data3[7:0]、data2 [7:0]、datal [7:0]、dataO [7:0],該8個(gè)字節(jié)數(shù)據(jù)均接至選擇器O?選擇器7的8路數(shù)據(jù)輸入端，選擇器O的輸出為data_sel0[7:0],選擇器I的輸出為data_sell [7:0],選擇器2的輸出為data_sel2 [7:0],選擇器3的輸出為data_sel3 [7:0],選擇器4的輸出為data_sel4 [7:0]，選擇器 5 的輸出為 data_sel5 [7:0]，選擇器 6 的輸出為 data_sel6 [7:0]，選擇器7的輸出為data_sel7[7:0]。
[0009]本發(fā)明的特點(diǎn)是采用7個(gè)并行的3位加法器和8個(gè)并行的8選I數(shù)據(jù)選擇器完成順序重排，加法器陣列根據(jù)輸入的標(biāo)記值(flag_reg[3:0])自動(dòng)計(jì)算對(duì)應(yīng)的選擇器的選擇信號(hào)，8個(gè)并行選擇器根據(jù)各自的選擇信號(hào)將8字節(jié)數(shù)據(jù)順序進(jìn)行重排，本電路的優(yōu)點(diǎn)是自適應(yīng)性高，電路結(jié)構(gòu)簡(jiǎn)單，設(shè)計(jì)巧妙。
【專利附圖】

【附圖說明】
[0010]圖10DU2數(shù)據(jù)順序重排電路圖【具體實(shí)施方式】
[0011]下面結(jié)合附圖和實(shí)施實(shí)例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。
[0012]本發(fā)明的0DU2數(shù)據(jù)順序重排電路，能夠根據(jù)指示輸出數(shù)據(jù)第一個(gè)字節(jié)的標(biāo)記值(flag_reg[2:0]),自動(dòng)計(jì)算其余7個(gè)字節(jié)數(shù)據(jù)的輸出順序標(biāo)記值,這些標(biāo)記值分別作用于各自選擇器的選擇控制端，完成8個(gè)字節(jié)輸入數(shù)據(jù)的順序重排并輸出。這種設(shè)計(jì)結(jié)構(gòu)提高了電路的自適應(yīng)性和工作效率。
[0013]圖1為本發(fā)明的電路圖，本發(fā)明的一種0DU2數(shù)據(jù)順序重排電路結(jié)構(gòu)，由7個(gè)3位加法器和8個(gè)8選I數(shù)據(jù)選擇器構(gòu)成。輸入的需要進(jìn)行順序重排的8個(gè)字節(jié)數(shù)據(jù)均接至8個(gè)數(shù)據(jù)選擇器的數(shù)據(jù)輸入端；輸入的標(biāo)記值(flag_reg[2:0])(指示輸出第一個(gè)字節(jié)數(shù)據(jù)標(biāo)記值)作為選擇器O的選擇控制信號(hào)(sel_0[2:0])，flag_reg[2:0]經(jīng)加法器O加I操作后作為選擇器I的選擇控制信號(hào)(sel_l[2:0]), flag_reg[2:0]經(jīng)加法器I加2操作后作為選擇器2的選擇控制信號(hào)(sel_2[2:0])，flag_reg[2:0]經(jīng)加法器2加3操作后作為選擇器3的選擇控制信號(hào)(sel_3[2:0])，flag_reg[2:0]經(jīng)加法器3加4操作后作為選擇器4的選擇控制信號(hào)(sel_4[2:0])，flag_reg[2:0]經(jīng)加法器4加5操作后作為選擇器5的選擇控制信號(hào)(sel_5[2:0])，flag_reg[2:0]經(jīng)加法器5加6操作后作為選擇器6的選擇控制信號(hào)(sel_6[2:0]), flag_reg[2:0]經(jīng)加法器6加7操作后作為選擇器7的選擇控制信號(hào)(sel_7[2:0]);電路根據(jù)輸入的指示輸出數(shù)據(jù)第一個(gè)字節(jié)的標(biāo)記值自動(dòng)計(jì)算其余7個(gè)字節(jié)數(shù)據(jù)的標(biāo)記值，8個(gè)標(biāo)記值分別作用于對(duì)應(yīng)的選擇器的選擇控制端，將輸入的8個(gè)字節(jié)數(shù)據(jù)進(jìn)行順序重排輸出。
[0014]在輸入8個(gè)字節(jié)需要進(jìn)行順序重排的數(shù)據(jù)和flag_reg[2:0]的情況下，用C語言偽代碼描述電路工作過程如下:
[0015]data_sel [O] = data [7- (f lag_reg [2:0] +0) % 8]；
【權(quán)利要求】
1.本發(fā)明的一種0DU2數(shù)據(jù)順序重排電路結(jié)構(gòu)，由7個(gè)3位加法器和8個(gè)8選I數(shù)據(jù)選擇器構(gòu)成，其特征在于: 所述的7個(gè)加法器的輸入輸出關(guān)系為，輸入的3位標(biāo)記值(flag_reg[2:0])，分別接至加法器O?加法器6的輸入端，加法器O進(jìn)行加I操作后的輸出值(sel_l[2:0])接至選擇器I的選擇控制端，加法器I進(jìn)行加2操作后的輸出值(sel_2[2:0])接至選擇器2的選擇控制端，加法器2進(jìn)行加3操作后的輸出值(sel_3[2:0])接至選擇器3的選擇控制端，加法器3進(jìn)行加4操作后的輸出值(sel_4[2:0])接至選擇器4的選擇控制端，加法器4進(jìn)行加5操作后的輸出值(sel_5[2:0])接至選擇器5的選擇控制端，加法器5進(jìn)行加6操作后的輸出值(sel_6[2:0])接至選擇器6的選擇控制端，加法器6進(jìn)行加7操作后的輸出值(sel_7[2:0])接至選擇器7的選擇控制端； 所述的8個(gè)8選I數(shù)據(jù)選擇器的輸入輸出關(guān)系為，輸入的3位標(biāo)記值(flag_reg[2:0])接至選擇器O的數(shù)據(jù)選擇控制端(sel_0[2:0])，輸入的需要進(jìn)行順序重排的8個(gè)字節(jié)數(shù)據(jù)為 data7[7:0]、data6[7:0]、data5 [7:0]、data4[7:0]、data3 [7:0]、data2[7:0]、datal [7:0]、dataO [7:0],該8個(gè)字節(jié)數(shù)據(jù)均接至選擇器O?選擇器7的8路數(shù)據(jù)輸入端，選擇器O的輸出為data_sel0[7:0],選擇器I的輸出為data_sell [7:0],選擇器2的輸出為data_sel2 [7:0]，選擇器 3 的輸出為 data_sel3 [7:0]，選擇器 4 的輸出為 data_sel4 [7:0]，選擇器5的輸出為data_sel5 [7:0],選擇器6的輸出為data_sel6 [7:0],選擇器7的輸出為 data_sel7[7:0]。
【文檔編號(hào)】H04L12/951GK103841055SQ201210479537
【公開日】2014年6月4日 申請(qǐng)日期:2012年11月22日 優(yōu)先權(quán)日:2012年11月22日
【發(fā)明者】蔣林, 朱謙, 孟李林, 蔡龍, 李巧紅 申請(qǐng)人:西安郵電大學(xué)