專利名稱：全數(shù)字衛(wèi)星信號(hào)模擬源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于衛(wèi)星測(cè)控和高速數(shù)傳系統(tǒng)中衛(wèi)星發(fā)射信號(hào)的模擬設(shè)備。主要應(yīng)用于無線寬帶通信領(lǐng)域中，為高速衛(wèi)星數(shù)據(jù)傳輸系統(tǒng)提供的一種信號(hào)源設(shè)備，它可模擬衛(wèi)星通信中多種模式、多種數(shù)據(jù)編碼方式的通信方式，并提供寬帶信道模擬。為地面測(cè)控、 數(shù)傳設(shè)備提供衛(wèi)星信號(hào)的模擬方法。
背景技術(shù)：
無線寬帶、高速數(shù)據(jù)傳輸技術(shù)是高速無線數(shù)據(jù)傳輸系統(tǒng)的核心技術(shù)之一，隨著偵查、遙感、探測(cè)等衛(wèi)星技術(shù)的發(fā)展，越來越多的衛(wèi)星采用更高傳輸碼速率，如美國(guó)Quick Bird下行碼速率高達(dá)320Mbps，印度IRS-P6和歐空局Envisat-I衛(wèi)星的下行碼速率也分別達(dá)到了 105Mbps和100Mbps。2008年2月，日本超高速因特網(wǎng)衛(wèi)星搭乘H2A火箭升空，可實(shí)現(xiàn)最高速率每秒I. 2G比特的超高速雙向數(shù)據(jù)通信。由于高速數(shù)據(jù)傳輸設(shè)備傳輸中心頻率高、帶寬寬，通常的實(shí)現(xiàn)方法是采用大規(guī)?？删幊涕T陣列(FPGA)產(chǎn)生基帶信號(hào)，通過寬帶低通濾波，經(jīng)正交調(diào)制的方式上變頻到高中頻。這種實(shí)現(xiàn)方式存在IQ雙路一致性的問題， 對(duì)模擬電路設(shè)計(jì)要求較高。目前國(guó)內(nèi)主流衛(wèi)星數(shù)傳技術(shù)還處于70MHz中頻數(shù)傳階段，數(shù)傳技術(shù)已經(jīng)比較穩(wěn)定可靠，但數(shù)據(jù)帶寬和數(shù)據(jù)傳輸速率十分有限?，F(xiàn)有中低速數(shù)傳系統(tǒng)，即中心頻率在70MHz，帶寬幾兆到幾十兆的系統(tǒng)，通常采用 IQ正交調(diào)制的方法得到中頻信號(hào)。在FPGA實(shí)現(xiàn)過程中，波形編碼、碼型變換等功能模塊可進(jìn)行串行編程實(shí)現(xiàn)，在DA器件中進(jìn)行4倍或8倍內(nèi)插、濾波等，并調(diào)制出波形。國(guó)內(nèi)也有一些采用通用芯片實(shí)現(xiàn)的高速數(shù)傳設(shè)備，這些設(shè)備主要由調(diào)制器單元、 解調(diào)器單元和接入單元組成，并可完成BPSK、QPSK、OQPSK等調(diào)制方式，可提供RS編碼、卷積編碼、RS編碼+卷積編碼，支持多種衛(wèi)星制式。但它不能提供UQPSK調(diào)制方式，且設(shè)備組成復(fù)雜，對(duì)模擬射頻電路、微帶電路等模擬硬件電路設(shè)計(jì)的要求很高?，F(xiàn)在國(guó)內(nèi)市場(chǎng)上可購(gòu)買的信號(hào)源儀器可產(chǎn)生幾種常用的調(diào)制波形，但模式有限， 不提供UQPSK波形，數(shù)據(jù)帶寬不超過50MHz。而由于衛(wèi)星模式多、情況復(fù)雜，不可直接用作模擬源設(shè)備。任意波形發(fā)生器可產(chǎn)生的模式多、編程靈活、數(shù)據(jù)注入方便，但通常采用的方式是通過如MATLAB等軟件直接計(jì)算輸出信號(hào)并編譯、循環(huán)播放，不能做到波形由硬件實(shí)時(shí)產(chǎn)生。傳統(tǒng)模擬源采用IQ正交調(diào)制方式，需要兩個(gè)DAC或一個(gè)雙路DAC分別將I路和Q 路數(shù)字信號(hào)變換到模擬域再通過雙路低通濾波器，正交調(diào)制器完成。這種方式即使在FPGA 內(nèi)部IQ兩路具有很好的一致性，但DAC的兩個(gè)數(shù)據(jù)通道、濾波器的兩個(gè)信號(hào)通道、正交調(diào)制器的兩個(gè)輸入口均存在不一致的問題。要保證這么多環(huán)節(jié)的一致性，實(shí)現(xiàn)起來相當(dāng)復(fù)雜，有時(shí)還需要在多個(gè)元器件中挑選兩套一致性好的器件。多套設(shè)備調(diào)試時(shí)還要對(duì)每套進(jìn)行校準(zhǔn)，費(fèi)力費(fèi)時(shí)。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)上述現(xiàn)有技術(shù)的不足之處，提出一種功能強(qiáng)大、電路組成結(jié)構(gòu)簡(jiǎn)單，模擬硬件電路設(shè)計(jì)要求低，能夠提供UQPSK調(diào)制方式的高速全數(shù)字衛(wèi)星信號(hào)模擬源。為達(dá)到上述目的，本發(fā)明提出的一種全數(shù)字衛(wèi)星信號(hào)模擬源，包括，數(shù)字處理部分和模擬處理部分，其特征在于在數(shù)字處理部分中，為編碼和調(diào)制間多種速率轉(zhuǎn)換提供接口的大規(guī)?？删幊涕T陣列(FPGA)，通過高速串行接口模塊并行數(shù)據(jù)串化相連高速數(shù)模轉(zhuǎn)換器 (DAC)直接合成高中頻衛(wèi)星模擬信號(hào)，通過外部存儲(chǔ)器接口總線(EMIF)相連數(shù)字信號(hào)處理器(DSP)和可編程存儲(chǔ)器(PROM)，DSP將監(jiān)控下發(fā)的各種參數(shù)解析并進(jìn)行參數(shù)配置，組成衛(wèi)星信號(hào)模擬源的核心硬件架構(gòu)，在模擬處理部分，僅在DAC模擬輸出端連接一個(gè)寬帶濾波衰減器濾去諧波并調(diào)節(jié)輸出幅度，便可得到最終的多模、碼速率連續(xù)可變的高中頻寬帶衛(wèi)星模擬信號(hào)。FPGA內(nèi)置邏輯算法產(chǎn)生I、Q兩路信號(hào)、信號(hào)編碼、碼型變換和正交調(diào)制，內(nèi)置32路并行調(diào)制方式，例化32路直接數(shù)字式頻率合成器(DDS)并行輸出、并行合成中心頻率，并根據(jù)符號(hào)速率和并行運(yùn)算主頻率，確定載波相位的翻轉(zhuǎn)，根據(jù)IQ不平衡參數(shù)計(jì)算Q路歸一化系數(shù)，運(yùn)算Q路幅度，模擬UQPSK調(diào)制。32個(gè)并行輸出的DDS每8個(gè)DDS為一組，相鄰之間相差固定的相位,各組并行數(shù)據(jù)串化后對(duì)應(yīng)DAC的 一個(gè)端口。FPGA以IHz為步進(jìn)，計(jì)算所需的頻率字，并不斷置數(shù)給DDS，改變載波DDS的輸出和數(shù)據(jù)速率的輸出，分別實(shí)現(xiàn)載波掃描和碼率的掃描及碼率每比特連續(xù)可變，兩者若按多普勒變換關(guān)系進(jìn)行同步改變，便可實(shí)現(xiàn)多普勒模擬。模擬源的數(shù)據(jù)信號(hào)流程是通過FPGA高速串行接口模塊(0SERDES)，將內(nèi)部運(yùn)行在 112. 5MHz速率的并行處理信號(hào)按照8路串I路的方式轉(zhuǎn)換為900Mbps高速串行數(shù)據(jù)，并與高速DAC接口，在DAC內(nèi)部將A、B、C、D四路900Mbps高速數(shù)據(jù)進(jìn)一步串行使用，成為采樣速率3. 6Gsps的高速數(shù)據(jù)。本發(fā)明相比于現(xiàn)有技術(shù)具有如下有益效果
電路組成結(jié)構(gòu)簡(jiǎn)單。本發(fā)明的核心電路僅依靠大規(guī)?？删幊涕T陣列FPGA和高速模數(shù)轉(zhuǎn)換器DAC。720MHz高中頻信號(hào)在FPGA內(nèi)通過并行調(diào)制、高速編碼等數(shù)字邏輯和算法實(shí)現(xiàn)， 并通過DAC轉(zhuǎn)換為高中頻模擬信號(hào)。在模擬輸出端僅需添加寬帶濾波衰減器即可。其它電路均為接口電路，包括CPCI接口、處理器外圍存儲(chǔ)接口等。如圖I所示。模擬源的FPGA軟件設(shè)計(jì)采用并行高速調(diào)制方式實(shí)現(xiàn)。FPGA中通過多條支路分別完成不同的編碼、加擾等功能，F(xiàn)PGA內(nèi)部設(shè)置切換開關(guān)與不同編碼、變換等工作模式功能處理支路對(duì)應(yīng)，當(dāng)運(yùn)行在工控機(jī)上的監(jiān)控界面對(duì)當(dāng)前需要的編碼項(xiàng)等工作模式參數(shù)進(jìn)行設(shè)置時(shí)，程序?qū)⑿盘?hào)流程切換到對(duì)應(yīng)功能處理支路，由此可靈活配置切換開關(guān)，選擇增減編碼單元，并通過分級(jí)接口解決了多種編碼功能帶來的碼流速率不一致問題，保證碼流完整性。 FPGA的數(shù)字并行調(diào)制邏輯的并行度為32路，根據(jù)符號(hào)速率和并行運(yùn)算主頻率，確定載波相位的翻轉(zhuǎn)位置。同時(shí)，調(diào)制無需乘法器，均采用異或邏輯實(shí)現(xiàn)，與常規(guī)手段相比，可節(jié)約30% FPGA的硬件資源。模擬電路設(shè)計(jì)要求低。本發(fā)明在模擬電路部分僅有中心頻率720MHz，帶寬200MHz的寬帶濾波衰減器。且濾波器矩形系數(shù)等技術(shù)指標(biāo)要求很低，易于實(shí)現(xiàn)，最大程度降低模擬器件的成本。而通常模擬源設(shè)備和信號(hào)源設(shè)備都具有復(fù)雜的模擬電路組合，指標(biāo)要求高， 成本高。功能強(qiáng)大。本發(fā)明的模擬源設(shè)備功能強(qiáng)大，表現(xiàn)在以下幾個(gè)方面
O輸出信號(hào)靈活。本發(fā)明采用了 FPGA高速并行數(shù)字處理算法和高速DAC，通過高速 DAC 3. 6GHz的高速數(shù)據(jù)采樣，直接產(chǎn)生720MHz高中頻，20Μ 200ΜΗζ寬帶的多模、碼速率連續(xù)可變的寬帶衛(wèi)星模擬信號(hào)；核心算法、波形構(gòu)成均通過FPGA內(nèi)部邏輯完成，產(chǎn)生的輸出信號(hào)靈活，不再受到后端模擬器件的限制，如傳統(tǒng)方案通過IQ正交調(diào)制，中心頻率受到本振源輸出頻率限制，載波抑制收到IQ幅度和相位一致性限制等。本發(fā)明實(shí)際產(chǎn)生的信號(hào)在未做均衡的情況下能做到QPSK信號(hào)EVM小于5，單載波雜散小于-60dBc的良好指標(biāo)。2)載波掃描、多普勒模擬功能易于實(shí)現(xiàn)。由于本發(fā)明由FPGA直接決定輸出信號(hào)， 相對(duì)傳統(tǒng)載波掃描采用直接數(shù)字合成器(DDS)通過鎖相環(huán)(PLL)、壓控振蕩器(VC0)，去改變正交調(diào)制器本振端(Lo)的實(shí)現(xiàn)方案更直接，相對(duì)傳統(tǒng)多普勒模擬更易于實(shí)現(xiàn)。本發(fā)明中 720MHz中心頻率的合成是通過FPGA內(nèi)部32個(gè)并行輸出的DDS并行產(chǎn)生，每8個(gè)DDS為一組，相鄰之間相差固定的相位，高速DAC具有A、B、C、D四路輸入，各組并行數(shù)據(jù)串化后對(duì)應(yīng) DAC的一個(gè)端口，故只需改變DDS的頻率字，就可以完成中心頻率的偏移。以IHz為步進(jìn)，計(jì)算所需的頻率字，并不斷置數(shù)給DDS， 改變載波DDS的輸出，便可實(shí)現(xiàn)載波的掃描功能。同理，計(jì)算頻率字，不斷置數(shù)給DDS，改變數(shù)據(jù)速率的輸出，便可實(shí)現(xiàn)碼率的掃描，可做到碼率每比特連續(xù)可變。兩者若按多普勒變換關(guān)系進(jìn)行同步改變，便可實(shí)現(xiàn)多普勒模擬。實(shí)際測(cè)得多譜勒模擬范圍可以達(dá)到±300MHz以上，多譜勒率精度可以達(dá)到0. 8382Hz/s，模擬的多譜勒速率可以達(dá)到±200MHz ;同時(shí)可實(shí)現(xiàn)三角掃描方式，避免接收機(jī)在拐點(diǎn)處，出現(xiàn)失鎖的問題。3)UQPSK、IQ不一致性模擬易于實(shí)現(xiàn)。本發(fā)明IQ兩路信號(hào)產(chǎn)生、正交調(diào)制均在 FPGA內(nèi)部通過邏輯和算法實(shí)現(xiàn)，先保證I路歸一化因子為1，通過計(jì)算得到Q路歸一化參數(shù)，并在IQ信號(hào)正交變換前，通過乘加運(yùn)算對(duì)Q路信號(hào)的幅度和相位進(jìn)行調(diào)整?？杀苊馔獠磕M器件帶來的各種不確定問題。實(shí)測(cè)模擬源幅相不一致的模擬能力可達(dá)到模擬幅度精度±0. 5dB，相位精度±2°的技術(shù)指標(biāo)。4)超寬帶數(shù)字高斯白噪聲易于實(shí)現(xiàn)。本發(fā)明由于采用了 3. 6GHz高速DAC，用 3. 6GHz高速采樣鐘進(jìn)行數(shù)模變換，因此產(chǎn)生超寬帶白噪聲信號(hào)就容易實(shí)現(xiàn)了。在FPGA內(nèi)部采用32路并行的Box_Muller算法，進(jìn)行加權(quán)相加，再輸出即可。是傳統(tǒng)具有復(fù)雜電路結(jié)構(gòu)和有限的帶寬的噪聲源設(shè)備所無法比擬的。實(shí)際測(cè)試得噪聲帶寬可達(dá)I. 2GHz, Eb/ΝΟ的范圍為 O— 14dB。5)任意波形發(fā)生功能。與國(guó)內(nèi)外任意波形發(fā)生器相比，任意波形發(fā)射器通常采用軟件的方式產(chǎn)生波形文件再滾動(dòng)播放。而本發(fā)明的高速全數(shù)字衛(wèi)星信號(hào)模擬源可外接主控板，通過監(jiān)控界面，由主控板通過CPCI端口進(jìn)行外部數(shù)據(jù)注入，硬件最大可支持的注入容量為1Gbit，用戶生成的任何輸入文件可以通過模擬進(jìn)行調(diào)制播放，或者直接播放。本模擬源不僅具有任意波形發(fā)生器循環(huán)滾動(dòng)播放的能力，又可以將注入數(shù)據(jù)在FPGA內(nèi)部通過實(shí)時(shí)編碼、調(diào)制產(chǎn)生輸出，具有波形實(shí)時(shí)產(chǎn)生的特點(diǎn)，比傳統(tǒng)任意波形發(fā)生器的功能更為強(qiáng)大。
6)模式參數(shù)配置多種多樣。本發(fā)明可提供多種模式可配置和多種調(diào)制方式BPSK、 QPSK、UQPSK、OQPSK ;多種編碼方式卷積編碼、RS編碼與交錯(cuò)、加擾、加同步字；多種碼型變換NRZ-L、M、S，Bi(ji-L、M、S，8種格雷差分碼；串并變換；差分變換等。由于需支持如此之多種模式、配置的組合，本發(fā)明在FPGA在編碼方式、碼型變換等變換模塊的算法實(shí)現(xiàn)中設(shè)置功能選擇開關(guān)，可根據(jù)操作界面選擇的工作模式自由增減功能配置的組合；同時(shí)，由于多種編碼方式和碼型變換的組合會(huì)帶來數(shù) 據(jù)速率的改變，可能為原速率的一半、兩倍或不變， 因此在數(shù)據(jù)速率可能發(fā)生改變處設(shè)置雙口存儲(chǔ)器，并根據(jù)功能選擇開關(guān)的指示，配置不同的工作速率。如圖4所示。本發(fā)明采用高速DAC將并行數(shù)字信號(hào)直接合成高中頻衛(wèi)星模擬信號(hào)，實(shí)現(xiàn)高速并行編碼和調(diào)制、高速DAC接口及高速信號(hào)的完整性，突破了寬帶信道模擬、超寬帶數(shù)字高斯白噪聲生成等設(shè)計(jì)技術(shù)難題，在寬帶衛(wèi)星信號(hào)傳輸、遙感、高速無線信號(hào)處理方面有廣泛的應(yīng)用前景。


為了更清楚地理解本發(fā)明，現(xiàn)將通過本發(fā)明實(shí)施例，同時(shí)參照附圖，來描述本發(fā)明，其中
圖I是本發(fā)明全數(shù)字衛(wèi)星信號(hào)模擬源的組成框圖。圖2是本發(fā)明高速DAC與FPGA接口設(shè)計(jì)的工作原理圖。圖3是本發(fā)明數(shù)字并行調(diào)制信號(hào)翻轉(zhuǎn)的仿真時(shí)序圖。圖4是本發(fā)明多模式實(shí)時(shí)寬帶模擬工作示意圖。
具體實(shí)施例方式參閱圖I。高速全數(shù)字衛(wèi)星信號(hào)模擬源，包括，數(shù)字處理部分和模擬處理部分。衛(wèi)星信號(hào)模擬源的核心硬件架構(gòu)由大規(guī)?？删幊涕T陣列(FPGA)和通過高速串行接口互聯(lián)的高速數(shù)模轉(zhuǎn)換器(DAC)組成，具有A、B、C、D四路輸入的DAC，在DAC內(nèi)部并行數(shù)據(jù)串化并進(jìn)行高速采樣，直接合成高中頻衛(wèi)星模擬信號(hào)。IQ兩路信號(hào)產(chǎn)生、信號(hào)編碼、碼型變換、正交調(diào)制等均在FPGA內(nèi)通過邏輯和算法實(shí)現(xiàn)。DSP作為模擬源板上主控，完成監(jiān)控下發(fā)的各種參數(shù)解析和對(duì)FPGA進(jìn)行參數(shù)配置，數(shù)據(jù)參數(shù)通過EMIF總線進(jìn)行傳遞。數(shù)字處理部分的組成器件只有大規(guī)?？删幊涕T陣列FPGA、DAC、DSP、PCI橋、FLASH、PROM。數(shù)字處理部分主要包括，DSP的外部存儲(chǔ)器接口總線(EMIF)上相連的FPGA和外圍存儲(chǔ)器件(FLASH)、用于程序存儲(chǔ)和加載的可編程存儲(chǔ)器(PR0M)，以及本地端連接在FPGA上，用于監(jiān)控計(jì)算機(jī)的參數(shù)設(shè)置、數(shù)據(jù)注入的設(shè)備周邊組件接口(PCI)橋和高速數(shù)模轉(zhuǎn)換器(DAC)。模擬源核心算法實(shí)現(xiàn)由FPGA完成，高速DAC對(duì)數(shù)據(jù)高速采樣產(chǎn)生720MHz高中頻模擬信號(hào)，兩者之間通過高速串行數(shù)據(jù)接口。模擬處理部分僅有一個(gè)通過FPGA進(jìn)行幅度控制的寬帶濾波衰減器器件。FPGA選用Xilinx公司的大規(guī)?？删幊涕T陣列XC5VLX220，Xilinx公司Virtex-5 系列的2200萬門器件XC5VLX220-1FF1760I，硬件資源包含64個(gè)硬件乘法器，192個(gè)36Kb BL0CKram，12個(gè)DCM，最多800個(gè)用戶10。可滿足該模擬源系統(tǒng)多種功能模塊和復(fù)雜并行算法的設(shè)計(jì)需要，實(shí)際算法占用硬件資源量達(dá)到70%。FPGA外部還提供大容量SDRAM，用于存儲(chǔ)注入數(shù)據(jù)和中間結(jié)果，最大支持IGbit注入數(shù)據(jù)容量。DAC可選用EUVIS公司的MD652D高速數(shù)模轉(zhuǎn)換器。MD652D為12位高速DAC器件，最高支持大于4Gsps的高速采樣率，同時(shí)它提供48對(duì)差分接口，能在芯片內(nèi)部復(fù)用為 12bit?？蓾M足該模擬源系統(tǒng)高速采樣產(chǎn)生720MHz中頻信號(hào)的要求。DAC輸出的信號(hào)即中心頻率720MHz，帶寬200MHz的中頻信號(hào)。模擬處理部分僅通過電纜連接濾波衰減器，通過 FPGA的增益控制引腳對(duì)濾波衰減器進(jìn)行數(shù)控，可實(shí)現(xiàn)60dBm信號(hào)衰減，步進(jìn)ldBm。高速DA 由點(diǎn)頻時(shí)鐘源提供采樣時(shí)鐘信號(hào)，本方案使用的點(diǎn)頻時(shí)鐘源輸出頻率為3. 6GHz。由于該模擬源還通過監(jiān)控系統(tǒng)接收指令和注入數(shù)據(jù)，模擬源設(shè)備采用可插入CPCI 機(jī)箱的CPCI板卡形式，PCI橋的本地端連接在FPGA上。選用PLX9656芯片作為PCI橋，并選用TI公司的TMS320C6416T芯片作 為系統(tǒng)控制和管理中心。FPGA內(nèi)利用BlockRAM資源， 將數(shù)據(jù)暫存在存儲(chǔ)區(qū)，DSP從存儲(chǔ)區(qū)取數(shù)，解析得到控制參數(shù)命令。參閱圖2。在高速DAC和大規(guī)模FPGA的接口設(shè)計(jì)工作原理圖中，高速全數(shù)字衛(wèi)星信號(hào)模擬源之所以能直接產(chǎn)生720MHz高中頻信號(hào)，就在于高速DAC提供的高采樣率。使用采樣率大于4GHz的外部采樣時(shí)鐘，根據(jù)奈奎斯特采樣定理，理論上可以還原帶寬2GHz的信號(hào)。為保證信號(hào)質(zhì)量，選擇3. 6GHz采樣時(shí)鐘，每周期采樣5個(gè)點(diǎn)，產(chǎn)生中心頻率720MHz的信號(hào)。模擬源的數(shù)據(jù)信號(hào)流程是通過FPGA高速串行接口模塊(0SERDES)，將內(nèi)部運(yùn)行在 112. 5MHz速率的并行處理信號(hào)按照8路串I路的方式轉(zhuǎn)換為900Mbps高速串行數(shù)據(jù)，并與高速DAC接口，在DAC內(nèi)部將A、B、C、D四路900Mbps高速數(shù)據(jù)進(jìn)一步串行使用，成為采樣速率3. 6Gsps的高速數(shù)據(jù)。即采用兩級(jí)串化的方式，將FPGA內(nèi)部32路112. 5Mbps數(shù)據(jù)串化為3. 6Gbps的數(shù)據(jù)。此外，模擬源的時(shí)鐘流程是通過外供3. 6GHz高頻時(shí)鐘信號(hào)，經(jīng)高速 DACJf 8分頻時(shí)鐘，即450MHz輸出送到FPGA，F(xiàn)PGA內(nèi)部鎖相環(huán)PLL鎖定時(shí)鐘信號(hào)450MHz 作為接口時(shí)鐘，分頻時(shí)鐘112. 5MHz為內(nèi)部主邏輯工作時(shí)鐘。450MHz輸入時(shí)鐘FPGA若直接分頻使用，信號(hào)質(zhì)量不佳，且用手工分頻產(chǎn)生的信號(hào)輸出產(chǎn)生的單載波，頻譜上雜波分量大。450MHz輸入時(shí)鐘也可輸入FPGA的數(shù)字鎖相環(huán)DCM模塊，并進(jìn)行分頻使用，單載波信號(hào)質(zhì)量有明顯改善，但頻譜雜散指標(biāo)依舊不佳。本方案中450MHz輸入時(shí)鐘采用FPGA的模擬鎖相環(huán)PLL硬核資源，并分頻使用，輸出單載波信號(hào)的雜散指標(biāo)有較大改善，能達(dá)到60dBm 以上。根據(jù)上述電路特性，本方案在實(shí)現(xiàn)720MHz直接中頻合成時(shí)，采用32路并行DDS合成并行載波信號(hào)的方式。根據(jù)DAC采樣順序，以及通過3. 6GHz得到720MHz中頻信號(hào)所需要一個(gè)周期5個(gè)采樣點(diǎn)的特性，可確定在32個(gè)DDS查找表里的數(shù)據(jù)順序和起始相位，32個(gè)數(shù)據(jù)按照排列順序并行送入4個(gè)0SERDES的接口，串化輸出到高速DAC，采樣產(chǎn)生720MHz高
中頻載波信號(hào)。FPGA內(nèi)部調(diào)制算法采用32路并行調(diào)制方式，在接口上通過并串轉(zhuǎn)換，輸出900MHz 信號(hào)，而FPGA的普通IO 口不能輸出高于450Mbps頻率的數(shù)據(jù)，必須使用FPGA的高速IO 口。 FPGA有豐富的高速IO資源，如有RocketIO GTP收發(fā)器，可輸出100Mbps 3. 2Gbps的數(shù)據(jù)， 但GTP收發(fā)器數(shù)量有限，Xilinx Vertex-5最大的FPGA提供的GTP也不超過24個(gè)；高速的以太網(wǎng)口、PCI-Express 口則更少。而DAC需要的差分接口至少有48對(duì)差分，故本方案采用Xilinx提供的高速串行接口模塊(0SERDES)，它可以配置在任意一對(duì)差分對(duì)上，最多可達(dá)400對(duì)，速率也可達(dá)到3. 2Gbps。OSERDES模塊可以配置為將2位到10位的并行數(shù)據(jù)串化為I位，為了使FPGA內(nèi)部工作在更穩(wěn)定的狀態(tài)，采用數(shù)據(jù)8串I的方式，使FPGA內(nèi)部主工作頻率工作在112. 5MHz，而OSERDES輸出端時(shí)鐘為450MHz，采用DDR方式可向外部輸出900Mbps數(shù)據(jù)。900Mbps高速數(shù)據(jù)流通過高速DAC的A、B、C、D四組端口，共48對(duì)進(jìn)行互聯(lián)，在高速DAC內(nèi)部再將48位數(shù)據(jù)復(fù)用為12位，成為DAC的12位數(shù)據(jù)位。故數(shù)據(jù)速率為 3. 6Gbps0根據(jù)上述電路特性，本方案在實(shí)現(xiàn)寬帶高斯白噪聲時(shí)，可采用在FPGA中并行32路的BoX_Muller算法。通過BoX_Muller算法得到32路并行高斯白噪聲帶寬信號(hào)，并與32 個(gè)DDS產(chǎn)生的載波信號(hào)在FPGA內(nèi)部完成數(shù)字調(diào)制，并通過3. 6GHz高速DA采樣產(chǎn)生模擬的
高斯白噪聲信號(hào)。由于調(diào)制都在FPGA內(nèi)部數(shù)字進(jìn)行，本方案在實(shí)現(xiàn)IQ不平衡模擬時(shí)，可分別對(duì)IQ 兩路數(shù)據(jù)進(jìn)行處理。對(duì)調(diào)制信號(hào)的I路和Q路不平衡參數(shù)進(jìn)行歸一化，I路保持不變，Q路與歸一化系數(shù)加權(quán)相乘，之后再相加，可實(shí)現(xiàn)UQPSK調(diào)制方式。調(diào)制無需乘法器，均采用異或邏輯實(shí)現(xiàn)，可節(jié)省30%硬件資源。圖3是數(shù)字并行調(diào)制信號(hào)翻轉(zhuǎn)的仿真時(shí)序圖，反映的是輸出中心頻率720MHz，調(diào)制信號(hào)速率為IOOMHz時(shí)，翻轉(zhuǎn)點(diǎn)的確定，及調(diào)制信號(hào)數(shù)據(jù)EN有效位的控制。模擬源由32路并行DDS產(chǎn)生中頻載波信號(hào)輸出，每路DDS的初始相位可以確定，而調(diào)制IOMHz IOOMHz數(shù)據(jù)速率的信號(hào)，就要確定該在何時(shí)采用當(dāng)前碼元，何時(shí)使用下一個(gè)碼元進(jìn)行調(diào)制。在并行條件下，即確定32路調(diào)制信號(hào)通道的翻轉(zhuǎn)位置。圖中有32路信號(hào)通道，當(dāng)為I時(shí)表明·此處為翻轉(zhuǎn)點(diǎn)。圖中長(zhǎng)虛線表示從第一個(gè)周期翻轉(zhuǎn)點(diǎn)到第二個(gè)周期翻轉(zhuǎn)點(diǎn)的過程，在翻轉(zhuǎn)點(diǎn)以下的通道采用當(dāng)前碼元進(jìn)行調(diào)制，翻轉(zhuǎn)點(diǎn)以上的通道采用下一個(gè)碼元進(jìn)行調(diào)制。此時(shí)會(huì)出現(xiàn)在某個(gè)周期沒有出現(xiàn)翻轉(zhuǎn)點(diǎn)的情況，如圖中短虛線表示，則在當(dāng)前時(shí)鐘周期所有通道采用當(dāng)前碼元進(jìn)行調(diào)制，且調(diào)制信號(hào)碼元保持不變。高速全數(shù)字衛(wèi)星信號(hào)模擬源的并行調(diào)制首先體現(xiàn)在載波信號(hào)的并行生成上，在一個(gè)周期內(nèi)需要并行產(chǎn)生接下來32個(gè)時(shí)鐘周期載波信號(hào)的輸出值。該方法實(shí)現(xiàn)的關(guān)鍵在于， 在一個(gè)周期內(nèi)，確定之后一段時(shí)鐘周期的相位位置。本發(fā)明高速載波生成采用并行的DDS 產(chǎn)生的方式，由于載波頻率可以確定，DAC采樣頻率3. 6GHz也是可以確定的。因此，在FPGA 中例化32路DDS，每個(gè)DDS相差的相位關(guān)系也是可以確定的。根據(jù)公式
載波速率/數(shù)據(jù)采樣率* 232
每個(gè)DDS的初始相位可以確定。并行調(diào)制的第二部分體現(xiàn)在如何確定調(diào)制信號(hào)的翻轉(zhuǎn)位置。本發(fā)明是根據(jù)符號(hào)速率和主工作時(shí)鐘來計(jì)算數(shù)字調(diào)制信號(hào)，經(jīng)過幾路數(shù)據(jù)輸出后進(jìn)行翻轉(zhuǎn)，根據(jù)公式
數(shù)據(jù)速率/數(shù)據(jù)采樣率* 232
翻轉(zhuǎn)位置也可以確定。當(dāng)確定了這翻轉(zhuǎn)位置以后，調(diào)制的載波相位的位置也就確定了。 調(diào)制的實(shí)現(xiàn)無需乘法器，采用異或邏輯即可實(shí)現(xiàn)，資源占用很小，實(shí)現(xiàn)方法簡(jiǎn)單。確定了翻轉(zhuǎn)位置后，并行調(diào)制邏輯將翻轉(zhuǎn)點(diǎn)以前的載波使用前一個(gè)調(diào)制位信號(hào)進(jìn)行異或運(yùn)算調(diào)制， 翻轉(zhuǎn)點(diǎn)以后的載波使用新的調(diào)制位信號(hào)進(jìn)行異或運(yùn)算調(diào)制。若某個(gè)周期沒有出現(xiàn)翻轉(zhuǎn)點(diǎn)， 即該周期所有信號(hào)仍使用上一周期更新的調(diào)制信號(hào)數(shù)據(jù)進(jìn)行計(jì)算，此時(shí)需使前一級(jí)向調(diào)制模塊送數(shù)的模塊暫停一個(gè)周期輸出調(diào)制信號(hào)。
參閱圖4。多模式實(shí)時(shí)寬帶模擬工作示意圖。FPGA調(diào)制邏輯分為三級(jí)，數(shù)據(jù)源級(jí)、編碼級(jí)和調(diào)制級(jí)。數(shù)據(jù)源級(jí)主要根據(jù)用戶要求選擇單雙數(shù)據(jù)源、根據(jù)要求是否添加RS編碼、加擾、加同步字等步驟。編碼級(jí)主要根據(jù)用戶要求是否添加串并變換、差分編碼、碼型變換、卷積編碼等步驟，并根據(jù)要求開關(guān)功能和切換。調(diào)制級(jí)根據(jù)用戶要求配置對(duì)應(yīng)調(diào)制方式并輸出。數(shù)據(jù)源級(jí)和調(diào)制級(jí)有固定的數(shù)據(jù)速率，編碼級(jí)有多種數(shù)據(jù)速率。相鄰兩級(jí)之間采用雙ロ RAM存儲(chǔ)器的方式進(jìn)行數(shù)據(jù)速率接ロ。在編碼級(jí)FPGA中通過多條支路分別完成不同的編碼、加擾等功能。用戶通過運(yùn)行在エ控機(jī)上的監(jiān)控界面對(duì)當(dāng)前需要的編碼項(xiàng)等エ作模式參數(shù)進(jìn)行設(shè)置。在FPGA實(shí)現(xiàn)時(shí)，在編碼方式、碼型變換等變換模塊的算法中已創(chuàng)建多種組合的編碼流程，并在各流程支路之間設(shè)置功能選擇開關(guān)，F(xiàn)PGA程序通過切換開關(guān)將信號(hào)流程切換到對(duì)應(yīng)功能處理支路，根據(jù)用戶選擇，靈活增減信號(hào)處理的模塊，完成所需編碼、調(diào)制方式、各種變換等功能。由此，本模擬源支持單數(shù)據(jù)源、雙數(shù)據(jù)源，支持多種模式、碼型和編碼方式，包括調(diào)制方式BPSK、QPSK、UQPSK、OQPSK ;編碼方式卷積編碼、RS編碼與交 錯(cuò)、加擾、加同步字；碼型變換NRZ-L、Μ、S，Bi Φ-L、Μ、S，8種格雷差分碼；串并變換；差分變換等。均能根據(jù)用戶界面配置增減切換各種配置的組合，以滿足實(shí)時(shí)寬帶信道的模擬。同時(shí)，由于多種編碼方式和碼型變換會(huì)帶來數(shù)據(jù)速率的改變，如差分變換等，可能數(shù)據(jù)速率會(huì)變?yōu)樵俾实囊话搿杀痘虿蛔?，因此在?shù)據(jù)速率可能發(fā)生改變處設(shè)置雙ロ存儲(chǔ)器，并根據(jù)功能選擇開關(guān)的指示，配置不同的工作速率。數(shù)據(jù)源級(jí)和調(diào)制級(jí)有固定的數(shù)據(jù)速率112. 5Mbps，編碼級(jí)有多種數(shù)據(jù)速率。相鄰兩級(jí)之間采用雙ロ RAM存儲(chǔ)器的方式進(jìn)行數(shù)據(jù)速率接ロ。本方案中在數(shù)據(jù)源端碼元工作速率112. 5MHz，通過符號(hào)速率和主工作時(shí)鐘計(jì)算，并借助雙ロ RAM存儲(chǔ)器緩存，將碼元速率降低為IQ兩路各IOMHf IOOMHz數(shù)據(jù)速率范圍內(nèi)，然后進(jìn)行編碼；編碼過程中，差分編碼等編碼方式會(huì)造成數(shù)據(jù)速率減半或翻倍，而在調(diào)制端與高速DA接ロ的32路并行調(diào)制數(shù)據(jù)速率固定為112. 5Mbps，故需借助雙ロ RAM存儲(chǔ)器緩存，保證編碼數(shù)據(jù)與調(diào)制端數(shù)據(jù)速率緩沖接ロ。本發(fā)明的高速全數(shù)字衛(wèi)星信號(hào)模擬源外接主控板，通過運(yùn)行在エ控機(jī)上的監(jiān)控界面進(jìn)行操作，主控板通過CPCI端ロ進(jìn)行外部數(shù)據(jù)注入，硬件最大可支持的注入容量為1Gbit。用戶可通過MATLAB等第三方軟件模擬產(chǎn)生一個(gè)調(diào)制信號(hào)，并通過CPCI端ロ注入到模擬源內(nèi)部存儲(chǔ)區(qū)。FPGA通過64位數(shù)據(jù)總線從存儲(chǔ)區(qū)取數(shù)，數(shù)據(jù)接ロ通過雙ロ RAM接ロ，保證內(nèi)部工作在112. 5MHz，并直接通過32路串并轉(zhuǎn)換送入高速數(shù)模轉(zhuǎn)換器DAC，產(chǎn)生高中頻調(diào)制信號(hào)。對(duì)于需實(shí)時(shí)調(diào)制的注入數(shù)據(jù)，則在FPGA中開辟4Mbit的BlockRAM存儲(chǔ)區(qū)，將數(shù)據(jù)存入BlockRAM，并按照正常調(diào)制流程對(duì)數(shù)據(jù)進(jìn)行編碼、碼型變換、調(diào)制，并按照32路串并轉(zhuǎn)換方式送入高速DAC，得到720MHz調(diào)制信號(hào)。由此，即實(shí)現(xiàn)類似任意波形發(fā)生器循環(huán)滾動(dòng)播放的功能，同時(shí)又可以將注入數(shù)據(jù)在FPGA內(nèi)部通過實(shí)時(shí)編碼、調(diào)制產(chǎn)生輸出，具有波形實(shí)時(shí)產(chǎn)生的特點(diǎn)，
本發(fā)明研制的高速全數(shù)字衛(wèi)星信號(hào)模擬源能達(dá)到以下性能指標(biāo)
I 支持調(diào)制方式BPSK、QPSK, OQPSK, UQPSK。2輸出中頻標(biāo)稱頻率720MHz ；
3碼速率(編碼后)20Mb/s 200Mb/s連續(xù)可變，可以輸出單載波。4 碼型NRZ-L、M、S，Bi(ji-L、M、S，8 種格雷差分碼可選。5能模擬載波和數(shù)據(jù)的頻率動(dòng)態(tài)。多譜勒模擬范圍可以達(dá)到±300MHz以上，多譜勒率精度可以達(dá)到0. 8382Hz/s，模擬的多譜勒速率可以達(dá)到±200MHz ;并且當(dāng)進(jìn)行多譜勒速率模擬時(shí)，可以實(shí)現(xiàn)三角掃面方式。6能模擬I/Q相位、幅度不平衡。7 輸出電平_50 dBm OdBm，步進(jìn) ldB。8輸出雜散、雜波蘭ー 60dBc。9數(shù)據(jù)注入容量最大到1Gbit。 10帶中頻模擬噪聲源，產(chǎn)生高斯白噪聲帶寬I. 2GHz，信噪比可調(diào)。11本機(jī)能產(chǎn)生固定幀格式的調(diào)制數(shù)據(jù)，也可以接收外來的調(diào)制數(shù)據(jù)，數(shù)據(jù)可以是偽隨機(jī)碼、固定碼、臺(tái)階碼等，也可以逐波道任意設(shè)定；碼型、碼速率、幀格式、調(diào)制方式及參數(shù)可編程設(shè)定。12模擬源數(shù)據(jù)具有幀計(jì)數(shù)格式。上述FPGA內(nèi)置邏輯算法、調(diào)制算法、并行數(shù)字算法都是對(duì)內(nèi)部邏輯的ー種說法，分別在工作流程的不同階段，可以稱為“內(nèi)部邏輯”。BoX_Muller算法是產(chǎn)生隨機(jī)信號(hào)的一種專用算法。上述提到的模擬輸出信號(hào)是中心頻率在720MHz，帶寬為200MHz的信號(hào)。其中720MHz可以稱之為高中頻，200M可以稱之為寬帶。文中提到的高中頻信號(hào)和寬帶信號(hào)可以是相同的信號(hào)。
權(quán)利要求
1.一種全數(shù)字衛(wèi)星信號(hào)模擬源，包括，數(shù)字處理部分和模擬處理部分，其特征在于在數(shù)字處理部分中，為編碼和調(diào)制間多種速率轉(zhuǎn)換提供接口的大規(guī)?？删幊涕T陣列(FPGA)，通過高速串行接口模塊將并行數(shù)據(jù)串化相連高速數(shù)模轉(zhuǎn)換器(DAC )直接合成高中頻寬帶衛(wèi)星模擬信號(hào)，通過外部存儲(chǔ)器接口總線(EMIF)相連數(shù)字信號(hào)處理器(DSP)和可編程存儲(chǔ)器(PROM)，DSP將監(jiān)控下發(fā)的各種參數(shù)解析并進(jìn)行參數(shù)配置，組成衛(wèi)星信號(hào)模擬源的核心硬件架構(gòu)，在模擬處理部分，僅在DAC模擬輸出端連接一個(gè)寬帶濾波衰減器濾去諧波并調(diào)節(jié)輸出幅度，得到最終的多模、碼速率連續(xù)可變的高中頻寬帶衛(wèi)星模擬信號(hào)。
2.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于=FPGA內(nèi)置邏輯算法產(chǎn)生I、Q兩路信號(hào)、信號(hào)編碼、碼型變換和正交調(diào)制，內(nèi)置32路并行調(diào)制方式，例化32路直接數(shù)字式頻率合成器(DDS)并行輸出、并行合成中心頻率，并根據(jù)符號(hào)速率和并行運(yùn)算主頻率，確定載波相位的翻轉(zhuǎn)，根據(jù)IQ不平衡參數(shù)計(jì)算Q路歸一化系數(shù)，運(yùn)算Q路幅度，模擬UQPSK調(diào)制。
3.如權(quán)利要求2所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于所述數(shù)字處理部分包括，數(shù)字信號(hào)處理器(DSP)及其外部存儲(chǔ)器接口總線(EMIF)上相連的FPGA和外圍存儲(chǔ)器件(FLASH)、用于FPGA程序存儲(chǔ)和加載的可編程存儲(chǔ)器(PROM)，以及本地端連接在FPGA上，用于監(jiān)控計(jì)算機(jī)的參數(shù)設(shè)置、數(shù)據(jù)注入的設(shè)備周邊組件接口(PCI)橋和高速數(shù)模轉(zhuǎn)換器(DAC)，包括提供高速采樣時(shí)鐘信號(hào)的點(diǎn)頻時(shí)鐘源；模擬處理部分包括，通過FPGA進(jìn)行幅度控制的寬帶濾波衰減器。
4.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于32個(gè)并行輸出的DDS，每8個(gè)DDS為一組，相鄰之間相差固定的相位，各組并行數(shù)據(jù)串化后對(duì)應(yīng)DAC的一個(gè)端口。
5.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于=FPGA以IHz為步進(jìn)，計(jì)算所需的頻率字，并不斷置數(shù)給DDS，改變載波DDS的輸出和數(shù)據(jù)速率的輸出，分別實(shí)現(xiàn)載波掃描和碼率的掃描及碼率每比特連續(xù)可變，兩者若按多普勒變換關(guān)系進(jìn)行同步改變，可實(shí)現(xiàn)多普勒模擬。
6.如權(quán)利要求3所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于模擬源的數(shù)據(jù)信號(hào)流程是通過FPGA高速串行接口模塊(OSERDES)，將內(nèi)部運(yùn)行在112. 5MHz速率的并行處理信號(hào)按照8路串I路的方式轉(zhuǎn)換為900Mbps高速串行數(shù)據(jù)，并與高速DAC接口，在DAC內(nèi)部將A、B、C、D四路900Mbps高速數(shù)據(jù)進(jìn)一步串行使用，成為采樣速率3. 6Gsps的高速數(shù)據(jù)。
7.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于在FPGA中，并行采用了32路的BoX_Muller算法，得到多路并行高斯白噪聲帶寬信號(hào)，并通過3. 6GHz高速DA采樣產(chǎn)生模擬的高斯白噪聲信號(hào)，并與32個(gè)DDS產(chǎn)生的載波信號(hào)在FPGA內(nèi)部完成數(shù)字調(diào)制，并通過3. 6GHz高速DA采樣產(chǎn)生模擬的高斯白噪聲信號(hào)。
8.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于FPGA通過并行調(diào)制邏輯，在數(shù)字域合成中心頻率為720MHz，帶寬2(T200MHz連續(xù)可變的高中頻信號(hào)，并通過高速數(shù)模轉(zhuǎn)換器DAC，采用高達(dá)3. 6GHz的高頻率采樣時(shí)鐘，數(shù)模變換直接產(chǎn)生模擬720MHz高中頻信號(hào)。
9.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于在模擬源端，32路并行DDS合成并行載波信號(hào)，該信號(hào)通過高速采樣產(chǎn)生720MHz高中頻載波單點(diǎn)頻信號(hào)。
10.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于模擬源的時(shí)鐘流程是通過外供3. 6GHz高頻時(shí)鐘信號(hào)，經(jīng)高速DAC，將8分頻時(shí)鐘，即450MHz輸出送到FPGA，F(xiàn)PGA內(nèi)部鎖相環(huán)PLL鎖定時(shí)鐘信號(hào)450MHz作為接口時(shí)鐘，分頻時(shí)鐘112. 5MHz為內(nèi)部主邏輯工作時(shí)鐘。
11.如權(quán)利要求I所述的全數(shù)字衛(wèi)星信號(hào)模擬源，其特征在于=FPGA調(diào)制邏輯分為三級(jí)，數(shù)據(jù)源級(jí)、編碼級(jí)和調(diào)制級(jí)，數(shù)據(jù)源級(jí)主要根據(jù)用戶要求選擇單雙數(shù)據(jù)源、是否添加RS編碼、加擾、加同步字步驟；編碼級(jí)主要根據(jù)用戶要求是否添加串并變換、差分編碼、碼型變換、卷積編碼步驟，并根據(jù)要求開關(guān)功能和切換，調(diào)制級(jí)根據(jù)用戶要求配置對(duì)應(yīng)調(diào)制方式并輸出；相鄰兩級(jí)之間采用雙口 RAM存儲(chǔ)器的方式進(jìn)行數(shù)據(jù)速率接口。
全文摘要
本發(fā)明提出的一種全數(shù)字衛(wèi)星信號(hào)模擬源，內(nèi)設(shè)置雙口存儲(chǔ)器，為編碼和調(diào)制間多種速率轉(zhuǎn)換提供接口的FPGA，通過高速串行接口相連數(shù)模轉(zhuǎn)換器組成衛(wèi)星信號(hào)模擬源的核心硬件架構(gòu)，并通過模擬輸出端連接一個(gè)寬帶濾波器，直接產(chǎn)生多模、碼速率連續(xù)可變的高中頻寬帶衛(wèi)星模擬信號(hào)；DSP作為模擬源主控器件，完成監(jiān)控下發(fā)的各種參數(shù)解析和對(duì)FPGA進(jìn)行參數(shù)配置；FPGA內(nèi)置32路并行調(diào)制方式，例化32路DDS并行輸出、并行合成中心頻率，F(xiàn)PGA根據(jù)符號(hào)速率和并行運(yùn)算主頻率，確定載波相位的翻轉(zhuǎn)，通過邏輯算法產(chǎn)生IQ兩路信號(hào)、信號(hào)編碼、碼型變換和正交調(diào)制，根據(jù)IQ不平衡參數(shù)計(jì)算Q路歸一化系數(shù)，與Q路信號(hào)幅度乘加運(yùn)算Q路幅度，IQ相加和模擬UQPSK調(diào)制方式。
文檔編號(hào)H04B7/185GK102710316SQ20121001122
公開日2012年10月3日 申請(qǐng)日期2012年1月15日 優(yōu)先權(quán)日2012年1月15日
發(fā)明者王宇舟, 馬力科 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第十研究所