專利名稱：雙路32位m序列數(shù)字相關器的制作方法
技術領域：
本新型涉及一種雙路32位M序列擴頻碼的捕獲，尤其是涉及雷達敵我識別器或相關設備的雙路32位M序列擴頻碼的捕獲，屬于擴頻通訊技術領域。
背景技術：
目前雷達、指揮、導航通信等采用了擴頻、跳頻、跳時的現(xiàn)代通信技術，大大提高了系統(tǒng)的抗干擾能力。其通信設備的解擴譯碼都采用模擬聲表器件，此器件由于受中頻信號波長的限制，具有體積較大、電路復雜，需要二只模擬聲表器件；接收信號的動態(tài)受到一定的限制，需要采用對數(shù)放大器或限副放大器，相關門限不能通過信噪比估計來建立動態(tài)門限，并且受到溫度等外界條件影響改變性能。在擴頻方面采用32位M序列碼作為雷達、指揮、導航的系統(tǒng)通信，主要采用的聲表模擬相關器，由于受到波長的限制，具有體積大，外圍電路復雜，門限電平難以控制。

實用新型內(nèi)容本實用新型需要解決的技術問題是提供一種接口簡單、方便，電路簡單，動態(tài)范圍大，可以建立動態(tài)門限，不受溫度變化影響的雙路32位M序列數(shù)字相關器。為解決上述問題，本實用新型所采取的技術方案是一種雙路32位M序列數(shù)字相關器，包括隔離器、A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA以及CPU電路，隔離器對輸入信號進行隔離，輸出模擬差分信號經(jīng)A/D轉(zhuǎn)換電路轉(zhuǎn)換后送至可編程邏輯陣列FPGA，經(jīng)FPGA處理后輸出相關信號，CPU電路的控制信號接至A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA。所述可編程邏輯陣列FPGA包括數(shù)字DDC模塊、相關模塊、峰值檢測模塊和門限判決模塊，其中數(shù)字DDC模塊將數(shù)字中頻信號變?yōu)檎粩?shù)字零中頻信號后送入相關模塊，相關模塊將正交數(shù)字零中頻信號與本地雙路32位M序列碼的相關運算，輸出一個相關峰值； 輸出的相關峰值數(shù)據(jù)送入峰值檢測模塊進行信噪比估計、門限判決，產(chǎn)生相關信號的輸出。采用上述技術方案所產(chǎn)生的有益效果在于本新型雙路32位M序列數(shù)字相關器采用了軟件無線電設計思想和理念，采用了硬件與軟件相結合的設計方法，對一路中頻信號進行二組32M序列擴頻信號的解擴，可以通過軟件進行相關門限控制，具有較大的靈活性， 實現(xiàn)了對陸軍雷達、指揮、導航通信的擴頻相關解碼，彌補了雷達裝備通信設備的解擴的空白，具有更好的抗失真和抗干擾能力，能夠有效地抑制噪聲及其他累積干擾。本新型32位 M序列數(shù)字相關器，具有接口簡單、方便，電路簡單，動態(tài)范圍大，可以建立動態(tài)門限，不受溫度變化而影響性能的特點。

圖1為本實用新型的的原理框圖；圖2為本實用新型的FPGA軟件原理框圖；圖3為本實用新型的模塊輸入輸出示意圖；[0010]圖4為本實用新型的A/D采樣前后中頻信號的頻譜示意圖；圖5為本實用新型的DDC邏輯框圖；圖6為本實用新型的下采樣前后零中頻信號頻譜及HR頻率響應示意圖；圖7為本實用新型相關模塊結構示意圖；圖8為本實用新型峰值檢測模塊原理框圖；圖9為本實用新型的A/D轉(zhuǎn)換電路原理圖；圖10為本實用新型的CPU電路原理圖；圖11為本實用新型的FPGA配置電路原理圖1 ；圖12為本實用新型的FPGA配置電路原理圖2。
具體實施方式
以下結合附圖對本實用新型做進一步詳細描述如圖1所示，本新型包括隔離器、 A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA以及CPU電路，隔離器對輸入信號進行隔離，輸出模擬差分信號經(jīng)A/D轉(zhuǎn)換電路轉(zhuǎn)換后送至可編程邏輯陣列FPGA，經(jīng)FPGA處理后輸出相關信號， CPU電路的控制信號接至A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA。所述可編程邏輯陣列FPGA包括數(shù)字DDC模塊、相關模塊、峰值檢測模塊和門限判決模塊，其中數(shù)字DDC模塊將數(shù)字中頻信號變?yōu)檎粩?shù)字零中頻信號后送入相關模塊，相關模塊將正交數(shù)字零中頻信號與本地雙路32位M序列碼的相關運算，輸出一個相關峰值； 輸出的相關峰值數(shù)據(jù)送入峰值檢測模塊進行信噪比估計、門限判決，產(chǎn)生相關信號的輸出。 參見圖2。本新型中隔離器采用CX2157高頻變壓器，對60MHz中頻信號進行隔離，并形成模擬差分輸出；A/D轉(zhuǎn)換電路采用AD6645，對60MHz中頻信號差分信號進行80MHz速率的A/D 轉(zhuǎn)換，以二進制補碼數(shù)據(jù)格式輸出；A/D轉(zhuǎn)換電路將模擬中頻信號變換為數(shù)字中頻信號；A/ D變換采樣頻率采用80MSPS采樣。A/D采樣前后信號的頻譜如圖4所示數(shù)字DDC模塊的主要功能是完成中頻信號采集，并將它數(shù)字下變頻到基帶信號。該DDC的輸入?yún)?shù)要求是采樣時鐘80MHz；信號中心頻率60MHz ；信號帶寬10MHz;輸入數(shù)據(jù)格式二進制補碼；輸入數(shù)據(jù)同步模式上升沿采樣。DDC采用如圖5所示結構實現(xiàn)DDC的作用時將數(shù)字中頻信號變?yōu)閿?shù)字零中頻信號。 根據(jù)AD采樣后的信號頻譜，DDC的邏輯框圖如圖5所示，I (n)+jQ(η)稱為數(shù)字零中頻信號， 其頻譜與HR濾波器的頻率響應如圖6所示，圖中下采樣采用16:1倍的抽取，得到數(shù)據(jù)率為 5MHz。相關模塊完成32位二相碼的相關運算，當輸入信號有匹配的32位二相碼信號輸入時，相關模塊的輸出可以得到一個峰值輸出。相關器結構如圖7所示，結構Ds_
code (0)......Ds_code(31)為本地M序列碼，信號輸入為32位相關碼的順序。輸入信號的
第一個碼的相位對應相關碼輸入的第31位，第二位對應第30位，依次類推。此處順序若不正確，將不能正確給出相關峰。結合圖8峰值檢測模塊組成框圖，峰值檢測模塊完成相關模塊輸出信號中的相關峰檢測。主要包括信噪比估計和門限判決兩部分；信噪比估計完成當前輸入信號的信噪比估計，門限判決模塊根據(jù)估計出的信噪比和門限，產(chǎn)生相關器的輸出。圖3所示為雙路相關模塊輸入輸出示意圖，輸入輸出描述如下表
權利要求1.一種雙路32位M序列數(shù)字相關器，其特征在于包括隔離器、A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA以及CPU電路，隔離器對輸入信號進行隔離，輸出模擬差分信號經(jīng)A/D轉(zhuǎn)換電路轉(zhuǎn)換后送至可編程邏輯陣列FPGA，經(jīng)FPGA處理后輸出相關信號，CPU電路的控制信號接至A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA。
2.根據(jù)權利要求1所述的雙路32位M序列數(shù)字相關器，其特征在于所述可編程邏輯陣列FPGA包括數(shù)字DDC模塊、相關模塊、峰值檢測模塊和門限判決模塊，其中數(shù)字DDC模塊將數(shù)字中頻信號變?yōu)檎粩?shù)字零中頻信號后送入相關模塊，相關模塊將正交數(shù)字零中頻信號與本地雙路32位M序列碼的相關運算，輸出一個相關峰值；輸出的相關峰值數(shù)據(jù)送入峰值檢測模塊進行信噪比估計、門限判決，產(chǎn)生相關信號的輸出。
專利摘要本實用新型公開了一種雙路32位M序列數(shù)字相關器，包括隔離器、A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA以及CPU電路，隔離器對輸入信號進行隔離，輸出模擬差分信號經(jīng)A/D轉(zhuǎn)換電路轉(zhuǎn)換后送至可編程邏輯陣列FPGA，經(jīng)FPGA處理后輸出相關信號，CPU電路的控制信號接至A/D轉(zhuǎn)換電路、可編程邏輯陣列FPGA。本新型采用了軟件無線電設計思想和理念，采用了硬件與軟件相結合的設計方法，實現(xiàn)了對陸軍雷達、指揮、導航通信的擴頻相關解碼，彌補了雷達裝備通信設備的解擴的空白。具有更好的抗失真和抗干擾能力，能夠有效地抑制噪聲及其他累積干擾。
文檔編號H04B1/709GK202004754SQ201120131608
公開日2011年10月5日 申請日期2011年4月28日 優(yōu)先權日2011年4月28日
發(fā)明者夏明飛, 宋偉, 趙守偉, 趙熠明, 陳雄方, 馬颯颯 申請人:馬颯颯