專利名稱：一種利用fpga實(shí)現(xiàn)sbi接口時(shí)隙按配置分流的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信網(wǎng)絡(luò)互連技術(shù)和基于FPGA(可編程邏輯器件)的開發(fā)設(shè)計(jì)領(lǐng)域， 并具體設(shè)計(jì)了利用FPGA實(shí)現(xiàn)SBI (帶寬可變的芯片互聯(lián)協(xié)議接口)接口數(shù)據(jù)解析、時(shí)隙的按配置分流和鏈路數(shù)據(jù)的HDLC處理的裝置。
背景技術(shù)：
SBI (Scaleable Bandwidth Interconnect即可變帶寬的芯片互聯(lián))協(xié)議是是 PMC公司專為SDH(Synchronous Digital Hierarchy即同步數(shù)字體系)協(xié)議定制的用于芯片間互聯(lián)的接口協(xié)議；它將SDH接口的幀結(jié)構(gòu)數(shù)據(jù)分解成簡單的，用ClFP(幀定位脈沖)、 I^ayloacLValid (凈荷有效)、Data(8bit 凈荷數(shù)據(jù))、I^ayloadJndicator (凈荷指示，又稱 V5指示)和Data_Parity (總線校驗(yàn))這五類信號(hào)指示的易于芯片間數(shù)據(jù)傳輸?shù)慕Y(jié)構(gòu)類型。 由PMC公司的SDH專用處理芯片完成SDH的并串轉(zhuǎn)換、時(shí)鐘恢復(fù)、告警和鏈路維護(hù)信息的提取和統(tǒng)計(jì)等操作，同時(shí)將凈荷數(shù)據(jù)通過SBI接口與下級(jí)處理芯片互聯(lián)。子時(shí)隙分流(時(shí)隙的按配置分流)是將El中的時(shí)隙數(shù)據(jù)(64Kbps)根據(jù)相應(yīng)的配置信息進(jìn)一步分解成帶寬更小(如32Kbps、16Kbps、8Kbps)的數(shù)據(jù)流的操作。因?yàn)橥ㄐ挪糠宙溌肪S護(hù)、信令信息數(shù)據(jù)的總流量不大、需求帶寬小，所以基于節(jié)約總帶寬和提高鏈路量的考慮，子時(shí)隙已成為目前通信領(lǐng)域比較常用的OAM數(shù)據(jù)、信令數(shù)據(jù)的傳輸方式，并且有更加細(xì)化的趨勢(shì)?，F(xiàn)有的技術(shù)解決方案是利用PMC套片(PMC的SDH專用處理芯片+HDLC專用處理芯片)來完成SDH數(shù)據(jù)的提取和多鏈路數(shù)據(jù)的HDLC處理，模式如圖1所示。該方案優(yōu)點(diǎn)是結(jié)構(gòu)簡單、易于實(shí)現(xiàn)。FPGA部分只需要根據(jù)Utopia接口時(shí)序提取出多路HDLC處理芯片處理完成的HDLC分片數(shù)據(jù)，然后分鏈路進(jìn)行分片HDLC數(shù)據(jù)的合成并將合成完成的完整HDLC數(shù)據(jù)包傳送至主機(jī)即可。但該方案完全使用PMC套片完成前端SBI接口數(shù)據(jù)解析和鏈路數(shù)據(jù)提取，無法滿足按配置分流(子時(shí)隙)、高密度采集等通信行業(yè)趨勢(shì)性的設(shè)計(jì)需求。其主要使用了 PMC的套片，定制能力不強(qiáng)，而且結(jié)構(gòu)功能單一，主要缺點(diǎn)如下(1)單芯片最多只能支持672條數(shù)據(jù)鏈路的處理。這大大制約了采集卡對(duì)提高的采集密度和采集數(shù)據(jù)流量的需求。( 鏈路類型單一，不能采集子時(shí)隙鏈路的數(shù)據(jù)。該方案只能對(duì)El、n*64K、64K顆粒度的鏈路數(shù)據(jù)進(jìn)行采集處理。由于目前通信運(yùn)營商的線網(wǎng)中包含大量子時(shí)隙鏈路，而且運(yùn)營商已強(qiáng)制要求采集設(shè)備支持對(duì)子時(shí)隙鏈路數(shù)據(jù)的采集和處理，這樣這種老舊的方案就凸顯出了其固有的弱點(diǎn)。( 成本高、可控性差。現(xiàn)有技術(shù)方案主要成本和制約因素在PMC的HDLC專用處理芯片部分，而且可擴(kuò)展余地小、不能靈活定制。為了克服現(xiàn)有技術(shù)中的上述缺陷，本發(fā)明提出了一種使用FPGA實(shí)現(xiàn)SBI接口數(shù)據(jù)的解析和時(shí)隙的按配置分流(子時(shí)隙分流)裝置；這樣既增加了鏈路處理能力和處理的鏈路類型，又能提高公司對(duì)產(chǎn)品的保密性和可控性的要求。

發(fā)明內(nèi)容
為了解決上述技術(shù)問題，本發(fā)明提出了ー種利用FPGA實(shí)現(xiàn)SBI接ロ時(shí)隙的按配置分流的方法，其中該方法包括接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析；對(duì)解析后的數(shù)據(jù)按照通道進(jìn)行拼接；將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。進(jìn)一歩，當(dāng)接收多個(gè)SBI接ロ輸入的SBI格式的數(shù)據(jù)流時(shí)，將該多路數(shù)據(jù)流解析后合成為一路數(shù)據(jù)然后再按照通道進(jìn)行拼接。進(jìn)一歩，對(duì)所述幀數(shù)據(jù)進(jìn)行解析進(jìn)ー步包括對(duì)按照SBI幀格式傳入的幀數(shù)據(jù)加上行號(hào)、列號(hào)、幀號(hào)、復(fù)幀號(hào)；根據(jù)先前確定的每個(gè)時(shí)隙通道的狀態(tài)和數(shù)據(jù)的行號(hào)、列號(hào)、幀號(hào)以及復(fù)幀號(hào)信息分解出時(shí)隙數(shù)據(jù)、El編號(hào)、TS編號(hào)信息；按照由驅(qū)動(dòng)配置的綁定信息為時(shí)隙數(shù)據(jù)分配相應(yīng)的綁定通道號(hào)和使能信號(hào)，然后與El編號(hào)、TS編號(hào)一起輸出。進(jìn)一歩，其中在對(duì)解析后的數(shù)據(jù)按照通道進(jìn)行拼接進(jìn)ー步包括從前級(jí)數(shù)據(jù)緩存 FIFO中提取數(shù)據(jù)和通道信息，然后根據(jù)通道信息從狀態(tài)數(shù)據(jù)緩存RAM中提取相應(yīng)通道的狀態(tài)數(shù)據(jù)并判斷其狀態(tài)，然后根據(jù)拼接結(jié)果做出判斷，即如果RAM中的狀態(tài)顯示拼接未完成， 則將從前級(jí)FIFO中讀取的數(shù)據(jù)與RAM中的狀態(tài)數(shù)據(jù)拼接并存入狀態(tài)數(shù)據(jù)緩存RAM中，如果 RAM中的狀態(tài)顯示拼接已完成，則將拼接完成的數(shù)據(jù)送至下級(jí)模塊，同時(shí)將狀態(tài)數(shù)據(jù)緩存 RAM中的內(nèi)容清空。進(jìn)一歩，其中所述將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流進(jìn)一歩包括將送入的64Kbps顆粒度的數(shù)據(jù)分割為32Kbps、16Kbps或8Kbps顆粒度。進(jìn)一歩，其中所述所述將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流進(jìn)ー步還支持混合子時(shí)隙的分割。此外，本發(fā)明還提出了ー種利用FPGA實(shí)現(xiàn)SBI接ロ時(shí)隙的按配置分流的裝置， 其中該裝置包括SBI接ロ，用于接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析并發(fā)送；位寬轉(zhuǎn)換模塊，用于對(duì)其接收的數(shù)據(jù)按照通道進(jìn)行拼接，并傳送至分流模塊；分流模塊，用于將位寬轉(zhuǎn)換模塊送入的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。進(jìn)一歩，該裝置具有多個(gè)SBI接ロ，并且進(jìn)ー步還包括復(fù)制通道，用于根據(jù)配置信息，復(fù)制SBI接口中指定鏈路的數(shù)據(jù)，供后端實(shí)時(shí)監(jiān)測指定鏈路的情況；仲裁模塊，用于接收多個(gè)SBI接ロ輸入的數(shù)據(jù)流，并將該多路數(shù)據(jù)流合成為一路數(shù)據(jù)輸出到所述位寬轉(zhuǎn)換模塊。進(jìn)一歩，所述SBI接ロ包括以下子模塊行列編號(hào)子模塊，用于對(duì)按照SBI幀格式傳入的幀數(shù)據(jù)加上行號(hào)、列號(hào)、幀號(hào)、復(fù)幀號(hào)；解幀子模塊，用于接收所述行列編號(hào)子模塊傳輸?shù)男畔ⅲ⒏鶕?jù)先前確定的每個(gè)時(shí)隙通道的狀態(tài)和數(shù)據(jù)的行號(hào)、列號(hào)、幀號(hào)以及復(fù)幀號(hào)信息分解出時(shí)隙數(shù)據(jù)、El編號(hào)、TS編號(hào)信息；通道號(hào)綁定子模塊，用于按照由驅(qū)動(dòng)配置的綁定信息為時(shí)隙數(shù)據(jù)分配相應(yīng)的綁定通道號(hào)和使能信號(hào)，然后與El編號(hào)、TS編號(hào)一起輸出。進(jìn)一歩，所述SBI接ロ的對(duì)外接ロ有SBI接ロ，數(shù)據(jù)、El信號(hào)、時(shí)隙號(hào)、被綁定的通道號(hào)和使能信號(hào)的接ロ，配置接ロ以及控制和狀態(tài)接ロ。進(jìn)一歩，所述仲裁模塊還包括ー個(gè)仲裁狀態(tài)機(jī)和三個(gè)數(shù)據(jù)緩存FIFO。進(jìn)一歩，所述仲裁狀態(tài)機(jī)是采用令牌環(huán)(Toking ring)的方式循環(huán)輪詢?nèi)齻€(gè)數(shù)據(jù)
5緩存FIFO。進(jìn)一步，其中所述位寬轉(zhuǎn)換模塊還包括一個(gè)狀態(tài)數(shù)據(jù)緩存RAM和一個(gè)狀態(tài)機(jī)，其中狀態(tài)機(jī)從前級(jí)數(shù)據(jù)緩存FIFO中提取數(shù)據(jù)和通道信息，然后根據(jù)通道信息從狀態(tài)數(shù)據(jù)緩存RAM中提取相應(yīng)通道的狀態(tài)數(shù)據(jù)并判斷其狀態(tài)，然后根據(jù)拼接結(jié)果做出判斷，即如果RAM 中的狀態(tài)顯示拼接未完成，則將從前級(jí)FIFO中讀取的數(shù)據(jù)與RAM中的狀態(tài)數(shù)據(jù)拼接并存入狀態(tài)數(shù)據(jù)緩存RAM中，如果RAM中的狀態(tài)顯示拼接已完成，則將拼接完成的數(shù)據(jù)送至下級(jí)模塊，同時(shí)將狀態(tài)數(shù)據(jù)緩存RAM中的內(nèi)容清空。進(jìn)一步，其中所述分流模塊將送入的64Kbps顆粒度的數(shù)據(jù)分割為32Kbps、16Kbps 或8Kbps顆粒度。進(jìn)一步，其中所述分流模塊還支持混合子時(shí)隙的分割。進(jìn)一步，其中所述分流模塊的接口包括前級(jí)數(shù)據(jù)輸入接口，向后級(jí)模塊的數(shù)據(jù)輸出接口，用于驅(qū)動(dòng)下發(fā)配置信息和子時(shí)隙的使能開關(guān)的配置接口。進(jìn)一步，該裝置還進(jìn)一步包括PCI_l0Cal模塊，用于完成FPGA與PCI橋芯片的連接和數(shù)據(jù)通信。ITU對(duì)照表，用于將FPGA內(nèi)部使用的E1、TS編號(hào)信息轉(zhuǎn)換為ITU標(biāo)準(zhǔn)的3_7_3信息，供后級(jí)模塊和上層軟件使用；HDLC處理單元，用于采用并行HDLC處理。該部分將數(shù)據(jù)流按通道進(jìn)行HDLC解析和合成，生成相應(yīng)的錯(cuò)誤、告警報(bào)告并上傳；各級(jí)數(shù)據(jù)緩存模塊，用于連接各個(gè)模塊，暫存數(shù)據(jù)以消除各模塊處理帶寬的差異，保持?jǐn)?shù)據(jù)完整性，同時(shí)各級(jí)數(shù)據(jù)緩存還用于各模塊間工作時(shí)鐘域的切換。本發(fā)明利用FPGA(可編程邏輯器件)實(shí)現(xiàn)SBI (帶寬可變的芯片互聯(lián)協(xié)議接口) 幀格式解析和時(shí)隙的按配置分流(子時(shí)隙分流)屬于對(duì)接口協(xié)議和數(shù)據(jù)流的深度解析和處理，技術(shù)含量高、保密性強(qiáng)，不容易被模仿和套用；對(duì)于現(xiàn)今高密度、多鏈路的通信數(shù)據(jù)采集和處理具有更大的優(yōu)勢(shì)。


圖1為現(xiàn)有技術(shù)中的SDH數(shù)據(jù)的提取和多鏈路數(shù)據(jù)的HDLC處理的示例；圖2為利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙按配置分流裝置的方框圖；圖3為SBI接口的內(nèi)部模塊框圖；圖4為SBI數(shù)據(jù)的幀格式示例；圖5為仲裁狀態(tài)機(jī)的示例；圖6為位寬轉(zhuǎn)換模塊進(jìn)行按照通道進(jìn)行拼接處理的流程圖；圖7為分流模塊將32位寬的64Kbps數(shù)據(jù)流分割成四路16Kbps數(shù)據(jù)流的示意圖；圖8為為利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙按配置分流裝置的流程圖。
具體實(shí)施例方式參見圖2，利用FPGA實(shí)現(xiàn)SBI接口和時(shí)隙的按配置分流裝置主要由SBI接口、仲裁模塊、位寬轉(zhuǎn)換模塊、分流模塊、PCI_local模塊、ITU對(duì)照表、HDLC處理單元以及各級(jí)數(shù)據(jù)緩存模塊組成，各級(jí)模塊流水完成相應(yīng)的處理。下面對(duì)該利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙按配置分流裝置的各個(gè)模塊進(jìn)行詳細(xì)介紹。
DSBI接ロ，用于接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析并發(fā)送， 其中圖3為SBI接ロ的內(nèi)部模塊框圖。外部SBI格式的幀數(shù)據(jù)通過SBI硬件信號(hào)連接送入FPGA，然后經(jīng)過“行列編號(hào)子模塊”對(duì)按照SBI幀格式(SBI幀格式如圖4)傳入的幀數(shù)據(jù)加上行號(hào)、列號(hào)、幀號(hào)、復(fù)幀號(hào)等信息后送入“解幀子模塊”;在“解幀子模塊”模塊中根據(jù)先前確定的每個(gè)時(shí)隙通道的狀態(tài)和數(shù)據(jù)的行號(hào)、列號(hào)、幀號(hào)以及復(fù)幀號(hào)信息分解出時(shí)隙數(shù)據(jù)、El編號(hào)、TS編號(hào)信息送入“通道號(hào)綁定子模塊”；“通道號(hào)綁定子模塊”按照由驅(qū)動(dòng)配置的綁定信息為時(shí)隙數(shù)據(jù)分配相應(yīng)的綁定通道號(hào)和使能信號(hào)，然后與El編號(hào)、TS編號(hào)一起輸出?！巴ǖ捞?hào)綁定子模塊”還有ー個(gè)功能就是完成數(shù)據(jù)流的裁剪，因?yàn)镾BI接ロ傳入的數(shù)據(jù)量非常大(77. 76MHz*8bit)；我們可以通過將ー些不需要采集或者不關(guān)心的鏈路數(shù)據(jù)配置成‘不使能’來減少大數(shù)據(jù)量帶來的對(duì)后端模塊的沖擊。SBI接ロ的對(duì)外接ロ主要有1.SBI接ロ(硬件連接線)2.數(shù)據(jù)、El號(hào)、TS(時(shí)隙)號(hào)、被綁定的通道號(hào)和使能信號(hào)3.配置接ロ(通道綁定和使能配置的下發(fā)接ロ)4.控制和狀態(tài)接ロ，主要有總使能開關(guān)、奇偶校驗(yàn)指示、V5缺失指示等這里可以采用ー個(gè)SBI接ロ來接收SBI幀數(shù)據(jù)，或設(shè)置多個(gè)SBI接ロ來接收多路 SBI幀數(shù)據(jù)。復(fù)制通道部分是ー個(gè)附加功能模塊；它根據(jù)配置信息，復(fù)制(不影響正常數(shù)據(jù)流) SBI接口中指定鏈路的數(shù)據(jù)，供后端或者用戶實(shí)時(shí)監(jiān)測指定鏈路的情況。2)仲裁模塊，用于接收多個(gè)SBI接ロ輸入的數(shù)據(jù)流，并將該多路數(shù)據(jù)流合成為ー 路數(shù)據(jù)輸出。該模塊包含ー個(gè)仲裁狀態(tài)機(jī)和三個(gè)數(shù)據(jù)緩存FIFO (分別緩存A路、B路和復(fù)制通道部分的數(shù)據(jù))。仲裁狀態(tài)機(jī)采用Toking_Ring (令牌環(huán))的方式循環(huán)輪詢?nèi)齻€(gè)數(shù)據(jù)緩存FIFO，如圖 5所示。這樣可以防止出現(xiàn)其中ー個(gè)FIFO因數(shù)據(jù)流量較大而阻塞了另外兩個(gè)FIFO的數(shù)據(jù)傳輸?shù)那闆r發(fā)生。當(dāng)只有ー個(gè)SBI接ロ吋，可以不需要該仲裁模塊，SBI接ロ的輸出數(shù)據(jù)直接傳輸?shù)轿粚掁D(zhuǎn)換模塊，但當(dāng)存在多個(gè)SBI接ロ吋，該仲裁模塊對(duì)多個(gè)數(shù)據(jù)進(jìn)行合并后并傳輸?shù)轿粚掁D(zhuǎn)換模塊。3)位寬轉(zhuǎn)換模塊，用于提取前級(jí)數(shù)據(jù)緩存FIFO中的數(shù)據(jù)按照通道進(jìn)行拼接，并傳送至分流模塊。該模塊由一個(gè)狀態(tài)數(shù)據(jù)緩存RAM和一個(gè)狀態(tài)機(jī)組成。參見圖7，狀態(tài)機(jī)從前級(jí)數(shù)據(jù)緩存FIFO中提取數(shù)據(jù)和通道信息，然后根據(jù)通道信息從狀態(tài)數(shù)據(jù)緩存RAM中提取相應(yīng)通道的狀態(tài)數(shù)據(jù)并判斷其狀態(tài)，然后根據(jù)拼接結(jié)果做出判斷，即如果RAM中的狀態(tài)顯示拼接未完成，則將從前級(jí)FIFO中讀取的數(shù)據(jù)與RAM中的狀態(tài)數(shù)據(jù)拼接并存入狀態(tài)數(shù)據(jù)緩存RAM 中，如果RAM中的狀態(tài)顯示拼接已完成，則將拼接完成的數(shù)據(jù)送至下級(jí)模塊，同時(shí)將狀態(tài)數(shù)據(jù)緩存RAM中的內(nèi)容清空。該模塊將數(shù)據(jù)按照通道進(jìn)行拼接，由輸入的Sbit位寬數(shù)據(jù)拼接成32bit位寬數(shù)據(jù)輸出。如果需要支持8Kbps顆粒度的分流，數(shù)據(jù)需要拼接成64bit位寬。4)分流模塊參見圖2，分流模塊是與上級(jí)的位寬轉(zhuǎn)換模塊緊密銜接的，它將上級(jí)模塊送入的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流，例如將送入的64Kbps顆粒度的數(shù)據(jù)分割為32Kbps、16Kbps或8Kbps顆粒度然后送至后ー級(jí)模塊。圖6示出了前級(jí)模塊送入的32位寬的64Kbps數(shù)據(jù)流分割成四路16Kbps數(shù)據(jù)流的過程，其他各種分流方式與此類似。同時(shí)該模塊還支持混合子時(shí)隙的分割，例如將ー個(gè)64Kbps的鏈路數(shù)據(jù)分割為兩路 16Kbps+ 一路 32Kbps 鏈路。該模塊的主要接ロ有前級(jí)數(shù)據(jù)輸入接ロ(FIFO接ロ)，向后級(jí)模塊的數(shù)據(jù)輸出接 ロ，配置接ロ，用于驅(qū)動(dòng)下發(fā)配置信息和子時(shí)隙的使能開關(guān)。5)PCI_local 模塊該模塊主要用于完成FPGA與PCI橋芯片的連接和數(shù)據(jù)通信，是驅(qū)動(dòng)控制各模塊エ 作、為各個(gè)模塊下發(fā)配置信息和讀取工作狀態(tài)的數(shù)據(jù)通道。該模塊與各級(jí)模塊的控制接ロ、 配置接口和狀態(tài)接ロ相連接。它同時(shí)內(nèi)嵌了一個(gè)用于實(shí)時(shí)監(jiān)控鏈路數(shù)據(jù)的RAM(按照配置抽取相應(yīng)鏈路)，以便觀察指定鏈路的數(shù)據(jù)和工作狀態(tài)。6) ITU(3-7-3)對(duì)照表、HDLC處理單元以及各級(jí)數(shù)據(jù)緩存模塊ITU(3-7-3)對(duì)照表主要用于將FPGA內(nèi)部使用的E1、TS編號(hào)信息轉(zhuǎn)換為ITU標(biāo)準(zhǔn)的3-7-3信息，供后級(jí)模塊和上層軟件使用。HDLC處理單元采用并行HDLC處理。該部分將數(shù)據(jù)流按通道進(jìn)行HDLC解析和合成，生成相應(yīng)的錯(cuò)誤、告警報(bào)告并上傳。各級(jí)數(shù)據(jù)緩存模塊(主要組成部分為FIFO)的主要功能是橋接各個(gè)模塊，暫存數(shù)據(jù)以消除各模塊處理帶寬的差異，保持?jǐn)?shù)據(jù)完整性，同時(shí)各級(jí)數(shù)據(jù)緩存還用于各模塊間エ 作時(shí)鐘域的切換(SBI接ロ工作在77. 76MHz時(shí)鐘頻率下，PCI_local、HDLC處理單元以及 ITU對(duì)照表模塊工作在50MHz時(shí)鐘頻率下，其他部分工作在155. 52MHz時(shí)鐘頻率下)。參見圖8，本發(fā)明還提出了一種ー種利用FPGA實(shí)現(xiàn)SBI接ロ時(shí)隙的按配置分流的方法，其中該方法包括接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析；對(duì)解析后的數(shù)據(jù)按照通道進(jìn)行拼接；將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。本發(fā)明利用FPGA(現(xiàn)場可編程邏輯器件)實(shí)現(xiàn)了 SBI幀數(shù)據(jù)的解析，極大的增強(qiáng)了設(shè)計(jì)的靈活性和保密性；同時(shí)處理的鏈路數(shù)量有了顯著的提高(單芯片支持至少4千個(gè)鏈路，為專用芯片的8倍)，降低了單鏈路的采集成本；而且時(shí)隙的按配置分流部分又實(shí)現(xiàn)了對(duì)子時(shí)隙的支持(包括對(duì)混合子時(shí)隙的支持)，市場應(yīng)用空間大幅提高?；贔PGA的靈活性的特點(diǎn)，在模塊實(shí)現(xiàn)時(shí)更多的擬合了現(xiàn)場應(yīng)用場景和采集的需求，極大的増加了采集卡的應(yīng)用范圍。另外利用FPGA實(shí)現(xiàn)該功能減少了對(duì)PMC處理芯片的依賴，在增加采集能力的同時(shí)降低了成本(FPGA的芯片成本約為HDLC專用處理芯片的四分之一)；同時(shí)該方案為以后產(chǎn)品升級(jí)、擴(kuò)容提供了靈活的平臺(tái)。以上所述，本領(lǐng)域技術(shù)人員可以理解，僅為本發(fā)明的最佳實(shí)施方式，其并不限制本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙的按配置分流的方法，其中，該方法包括接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析；對(duì)解析后的數(shù)據(jù)按照通道進(jìn)行拼接；將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。
2.如權(quán)利要求1所述的方法，其中當(dāng)接收多個(gè)SBI接口輸入的SBI格式的數(shù)據(jù)流時(shí)，將該多路數(shù)據(jù)流解析后合成為一路數(shù)據(jù)然后再按照通道進(jìn)行拼接。
3.如權(quán)利要求1或2所述的方法，其中對(duì)所述幀數(shù)據(jù)進(jìn)行解析進(jìn)一步包括對(duì)按照SBI幀格式傳入的幀數(shù)據(jù)加上行號(hào)、列號(hào)、幀號(hào)、復(fù)幀號(hào)；根據(jù)先前確定的每個(gè)時(shí)隙通道的狀態(tài)和數(shù)據(jù)的行號(hào)、列號(hào)、幀號(hào)以及復(fù)幀號(hào)信息分解出時(shí)隙數(shù)據(jù)、El編號(hào)、TS編號(hào)信息；按照由驅(qū)動(dòng)配置的綁定信息為時(shí)隙數(shù)據(jù)分配相應(yīng)的綁定通道號(hào)和使能信號(hào)，然后與El 編號(hào)、TS編號(hào)一起輸出。
4.如權(quán)利要求1或2所述的方法，其中在對(duì)解析后的數(shù)據(jù)按照通道進(jìn)行拼接進(jìn)一步包括從前級(jí)數(shù)據(jù)緩存FIFO中提取數(shù)據(jù)和通道信息，然后根據(jù)通道信息從狀態(tài)數(shù)據(jù)緩存RAM 中提取相應(yīng)通道的狀態(tài)數(shù)據(jù)并判斷其狀態(tài)，然后根據(jù)拼接結(jié)果做出判斷，即如果RAM中的狀態(tài)顯示拼接未完成，則將從前級(jí)FIFO中讀取的數(shù)據(jù)與RAM中的狀態(tài)數(shù)據(jù)拼接并存入狀態(tài)數(shù)據(jù)緩存RAM中，如果RAM中的狀態(tài)顯示拼接已完成，則將拼接完成的數(shù)據(jù)送至下級(jí)模塊， 同時(shí)將狀態(tài)數(shù)據(jù)緩存RAM中的內(nèi)容清空。
5.如權(quán)利要求1或2所述的方法，其中所述將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流進(jìn)一步包括將送入的64Kbps顆粒度的數(shù)據(jù)分割為32Kbps、 16Kbps或8Kbps顆粒度。
6.如權(quán)利要求1或2所述的方法，其中所述所述將拼接后的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流進(jìn)一步還支持混合子時(shí)隙的分割。
7.一種利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙的按配置分流的裝置，其中該裝置包括SBI接口，用于接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析并發(fā)送位寬轉(zhuǎn)換模塊；位寬轉(zhuǎn)換模塊，用于接收SBI傳輸?shù)慕馕鰯?shù)據(jù)，并對(duì)其接收的解析數(shù)據(jù)按照通道進(jìn)行拼接，并傳送至分流模塊；分流模塊，用于將位寬轉(zhuǎn)換模塊送入的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。
8.如權(quán)利要求7所述的裝置，其特征在于該裝置具有多個(gè)SBI接口時(shí)，并且進(jìn)一步還包括復(fù)制通道，用于根據(jù)配置信息，復(fù)制SBI接口中指定鏈路的數(shù)據(jù)，供后端實(shí)時(shí)監(jiān)測指定鏈路的情況；仲裁模塊，用于接收多個(gè)SBI接口輸入的數(shù)據(jù)流，并將該多路數(shù)據(jù)流合成為一路數(shù)據(jù)輸出到所述位寬轉(zhuǎn)換模塊。
9.如權(quán)利要求7或8所述的裝置，其特征在于所述SBI接口包括以下子模塊行列編號(hào)子模塊，用于對(duì)按照SBI幀格式傳入的幀數(shù)據(jù)加上行號(hào)、列號(hào)、幀號(hào)、復(fù)幀號(hào)；解幀子模塊，用于接收所述行列編號(hào)子模塊傳輸?shù)男畔?，并根?jù)先前確定的每個(gè)時(shí)隙通道的狀態(tài)和數(shù)據(jù)的行號(hào)、列號(hào)、幀號(hào)以及復(fù)幀號(hào)信息分解出時(shí)隙數(shù)據(jù)、El編號(hào)、TS編號(hào)信息；通道號(hào)綁定子模塊，用于按照由驅(qū)動(dòng)配置的綁定信息為時(shí)隙數(shù)據(jù)分配相應(yīng)的綁定通道號(hào)和使能信號(hào)，然后與El編號(hào)、TS編號(hào)一起輸出。
10.如權(quán)利要求7或8所述的裝置，其中所述位寬轉(zhuǎn)換模塊還包括一個(gè)狀態(tài)數(shù)據(jù)緩存 RAM和一個(gè)狀態(tài)機(jī)，其中狀態(tài)機(jī)從前級(jí)數(shù)據(jù)緩存FIFO中提取數(shù)據(jù)和通道信息，然后根據(jù)通道信息從狀態(tài)數(shù)據(jù)緩存RAM中提取相應(yīng)通道的狀態(tài)數(shù)據(jù)并判斷其狀態(tài)，然后根據(jù)拼接結(jié)果做出判斷，即如果RAM中的狀態(tài)顯示拼接未完成，則將從前級(jí)FIFO中讀取的數(shù)據(jù)與RAM中的狀態(tài)數(shù)據(jù)拼接并存入狀態(tài)數(shù)據(jù)緩存RAM中，如果RAM中的狀態(tài)顯示拼接已完成，則將拼接完成的數(shù)據(jù)送至下級(jí)模塊，同時(shí)將狀態(tài)數(shù)據(jù)緩存RAM中的內(nèi)容清空。
11.如權(quán)利要求7或8所述的裝置，其中所述分流模塊將送入的64Kbps顆粒度的數(shù)據(jù)分割為32Kbps、16Kbps或8Kbps顆粒度。
12.如權(quán)利要求7或8所述的裝置，其中所述分流模塊的接ロ包括前級(jí)數(shù)據(jù)輸入接 ロ，向后級(jí)模塊的數(shù)據(jù)輸出接ロ，用于驅(qū)動(dòng)下發(fā)配置信息和子時(shí)隙的使能開關(guān)的配置接ロ。
13.如權(quán)利要求7或8所述的裝置，該裝置還進(jìn)一歩包括PCI.local模塊，用于完成FPGA與PCI橋芯片的連接和數(shù)據(jù)通信。ITU對(duì)照表，用于將FPGA內(nèi)部使用的El、TS編號(hào)信息轉(zhuǎn)換為ITU標(biāo)準(zhǔn)的3_7_3信息， 供后級(jí)模塊和上層軟件使用；HDLC處理單元，用于采用并行HDLC處理。該部分將數(shù)據(jù)流按通道進(jìn)行HDLC解析和合成，生成相應(yīng)的錯(cuò)誤、告警報(bào)告并上傳；各級(jí)數(shù)據(jù)緩存模塊，用于連接各個(gè)模塊，暫存數(shù)據(jù)以消除各模塊處理帶寬的差異，保持?jǐn)?shù)據(jù)完整性，同時(shí)各級(jí)數(shù)據(jù)緩存還用于各模塊間工作時(shí)鐘域的切換。
全文摘要
本發(fā)明公開了一種利用FPGA實(shí)現(xiàn)SBI接口時(shí)隙的按配置分流(子時(shí)隙分流)的方法和裝置，其中該裝置包括SBI接口，用于接收外部SBI格式的幀數(shù)據(jù)，并對(duì)所述幀數(shù)據(jù)進(jìn)行解析并發(fā)送至位寬轉(zhuǎn)換模塊；位寬轉(zhuǎn)換模塊，用于接收SBI接口發(fā)送的數(shù)據(jù)并按照通道進(jìn)行拼接，然后傳送至分流模塊；分流模塊，用于將位寬轉(zhuǎn)換模塊送入的數(shù)據(jù)按照驅(qū)動(dòng)下發(fā)的配置信息分割成不同顆粒度的數(shù)據(jù)流。本發(fā)明實(shí)現(xiàn)了實(shí)現(xiàn)了SBI幀數(shù)據(jù)的解析，極大的增強(qiáng)了設(shè)計(jì)的靈活性和保密性，同時(shí)處理的鏈路數(shù)量有了顯著的提高，降低了單鏈路的采集成本又實(shí)現(xiàn)了對(duì)子時(shí)隙的支持(包括對(duì)混合子時(shí)隙的支持)，市場應(yīng)用空間大幅提高。
文檔編號(hào)H04L12/26GK102571577SQ20111045217
公開日2012年7月11日 申請(qǐng)日期2011年12月29日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者于恒信, 曹志強(qiáng), 賈林 申請(qǐng)人:北京中創(chuàng)信測科技股份有限公司