專利名稱：一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是應(yīng)用于無線電電子學(xué)、電信技術(shù)領(lǐng)域，具體的說是的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法及其裝置，適用于在單通道產(chǎn)生寬帶信號(hào)，可廣泛應(yīng)用于雷達(dá)、測控、衛(wèi)星通信等系統(tǒng)。
背景技術(shù)：
全數(shù)字單通道產(chǎn)生寬帶信號(hào)源要求系統(tǒng)具有極高采樣率，信號(hào)產(chǎn)生采用數(shù)字生成方法。寬帶信號(hào)產(chǎn)生廣泛用于雷達(dá)，通信，測控等電子信息領(lǐng)域。目前所采用的信號(hào)源，要產(chǎn)生寬帶信號(hào)，需要多個(gè)通道合并而成，合并方式為模擬信道化。模擬信道化合成的原理為將瞬時(shí)帶寬劃分為多個(gè)模擬信道，分別使用低速DAC產(chǎn)生各個(gè)子信道，再通過模擬頻譜搬移方式進(jìn)行射頻合成。信道間的幅頻特性與同步性很難達(dá)到理想效果，且設(shè)備復(fù)雜，并相互干擾。采樣率低、數(shù)字信號(hào)處理器速度瓶頸、結(jié)構(gòu)復(fù)雜。因?yàn)槟M信道化采用不同的器件和設(shè)備實(shí)現(xiàn)，各器件和設(shè)備存在幅頻特性的隨機(jī)性和不一致性；信號(hào)的同步是通過系統(tǒng)之間來實(shí)現(xiàn)的，這其中有同步傳輸?shù)牟灰恢滦?、系統(tǒng)器件相應(yīng)的個(gè)體不一致性、系統(tǒng)延遲特性不一致，所以同步指標(biāo)很難達(dá)到高速信號(hào)產(chǎn)生與高頻段信號(hào)的精確相位控制。并且模擬信道化本身就是解決單通道采樣率不高、產(chǎn)生信號(hào)帶寬受限的一個(gè)方式；數(shù)字信號(hào)處理器傳輸流數(shù)據(jù)目前只能達(dá)到1. 2Gbps左右，無法實(shí)現(xiàn)高采樣率；模擬設(shè)備的電磁兼容性很難設(shè)計(jì)，普通采用模擬信道合并的方式很容易映入通道之間信號(hào)的相互干擾，降低信號(hào)質(zhì)量。為實(shí)現(xiàn)采樣率，低速DAC采用串行數(shù)據(jù)直接傳送的方式；較高速DAC采用復(fù)接多路數(shù)字信號(hào)的方式，均已達(dá)到數(shù)字信號(hào)產(chǎn)生、處理器件的極限，無法實(shí)現(xiàn)更高的采樣率，以上所述的低速采樣一般指幾十Ksps到幾十Msps，較高速采樣一般為幾十Msps到幾百M(fèi)sps采樣率，高速采樣一般為幾百M(fèi)sps至2Gsps，超高速采樣一般超過2Gsps，采樣率的速度等級(jí)劃分跟當(dāng)時(shí)的采樣水品有關(guān)。因此在這些領(lǐng)域迫切需要一種結(jié)構(gòu)簡單，可實(shí)現(xiàn)采樣率高，可控性強(qiáng)的數(shù)字寬帶信號(hào)源。明確來說，現(xiàn)有的普通寬帶信號(hào)源通常采用多通道產(chǎn)生、射頻合并方式，即將瞬時(shí)帶寬劃分為多個(gè)模擬信道，分別使用低速DAC產(chǎn)生各個(gè)子信道，再通過模擬頻譜搬移方式進(jìn)行射頻合成。即上文提到的模擬信道化方式，但是這種實(shí)現(xiàn)方式系統(tǒng)結(jié)構(gòu)復(fù)雜，體積龐大，難以實(shí)現(xiàn)多通道同步。并且由于受到模擬器件一致性可靠性等問題制約，存在模擬信道劃分盲區(qū)和輸出信號(hào)相位幅度難以精確控制等問題。

發(fā)明內(nèi)容
本發(fā)明針對現(xiàn)有寬帶信號(hào)產(chǎn)生方法中存在的采樣率低、數(shù)字信號(hào)處理速度瓶頸、 結(jié)構(gòu)復(fù)雜的模擬信道化等問題，導(dǎo)致了寬帶信號(hào)產(chǎn)生系統(tǒng)結(jié)構(gòu)復(fù)雜，控制復(fù)雜問題。提出一種多級(jí)復(fù)接實(shí)現(xiàn)高速的實(shí)現(xiàn)方式，采用精確的同步控制技術(shù)，實(shí)現(xiàn)了復(fù)接中的多通道精確控制，實(shí)現(xiàn)了單通道全數(shù)字寬帶信號(hào)源。本發(fā)明的技術(shù)方案如下一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于包括以下步驟
a.寬帶波形產(chǎn)生；
b.對寬帶波形進(jìn)行串并轉(zhuǎn)換處理；
c.將經(jīng)過串并轉(zhuǎn)換處理的并行數(shù)據(jù)通過復(fù)接器進(jìn)行第一級(jí)復(fù)接，將數(shù)字信號(hào)復(fù)接為較高速數(shù)字信號(hào)；
d.將經(jīng)過第一級(jí)的復(fù)接的較高速數(shù)字信號(hào)進(jìn)行第二級(jí)高速復(fù)接，復(fù)接生成高速數(shù)字信
號(hào)；
e.將經(jīng)過第二級(jí)復(fù)接得到的高速數(shù)字信號(hào)進(jìn)行第三級(jí)超高速數(shù)字信號(hào)進(jìn)行復(fù)接，復(fù)接生成超高速數(shù)字信號(hào)；
f.將超高速數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到寬帶信號(hào)； 上述各復(fù)接步驟均受到同步控制。所述b步驟對寬帶波形進(jìn)行串并轉(zhuǎn)換處理后的信號(hào)為64通道的125Mbps的并行數(shù)據(jù)。所述c步驟中第一級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接，所述第一級(jí)復(fù)接是指將64通道的125Mbps并行數(shù)據(jù)通過復(fù)接器復(fù)接為16路500Mbps的較高速數(shù)字信號(hào)。所述d步驟中的將經(jīng)過第二級(jí)復(fù)接按照4 1的比例進(jìn)行復(fù)接；所述第二級(jí)復(fù)接是指將經(jīng)過第一級(jí)復(fù)接得到的16路500Mbps的數(shù)字信號(hào)復(fù)接為4路2(ibpS的高速數(shù)字信號(hào)。所述e步驟中第三級(jí)復(fù)接按照4 1的比例進(jìn)行復(fù)接，所述第三級(jí)復(fù)接是指將經(jīng)過第二級(jí)復(fù)接得到的4路2(ibpS的高速數(shù)字信號(hào)復(fù)接為1路8(ibpS的超高速數(shù)字信號(hào)。一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生裝置，其特征在于，所述裝置包括 FPGA信號(hào)產(chǎn)生與處理模塊，用于產(chǎn)生波形和實(shí)現(xiàn)第一級(jí)復(fù)接； 高速復(fù)接器組模塊，用于實(shí)現(xiàn)第二級(jí)復(fù)接；
超高速復(fù)接DAC模塊，包括DAC和集成在DAC上的超高速復(fù)接器，超高速復(fù)接器為具有復(fù)接功能的集成電路，用于實(shí)現(xiàn)第三級(jí)復(fù)接和數(shù)模轉(zhuǎn)換；
同步機(jī)制管理模塊，用于實(shí)現(xiàn)各級(jí)復(fù)接的同步控制，采用一種基于時(shí)鐘源同步的技術(shù)對復(fù)接通路的每一級(jí)信號(hào)進(jìn)行PS級(jí)的同步控制； 電源管理單元，對整個(gè)裝置提供電源； 時(shí)鐘管理單元，對整個(gè)裝置提供時(shí)鐘源。同步機(jī)制管理模塊基于時(shí)鐘源同步技術(shù)是由于各復(fù)接單元工作在鎖相環(huán)時(shí)鐘下， 為了其同步觸發(fā)信號(hào)可以與其工作時(shí)鐘時(shí)隙準(zhǔn)確對齊，而采用同源觸發(fā)同步信號(hào)產(chǎn)生的方式，保證了多通道信號(hào)的精準(zhǔn)同步。本發(fā)明的優(yōu)點(diǎn)在于
1、本發(fā)明實(shí)現(xiàn)了高速DAC信號(hào)生成與數(shù)模轉(zhuǎn)換，首創(chuàng)多級(jí)復(fù)接實(shí)現(xiàn)的高速采樣率，精確的同步控制實(shí)現(xiàn)多通道多級(jí)數(shù)據(jù)精確同步，并研制成實(shí)際電路，成功產(chǎn)生單通道寬帶信號(hào)源。本發(fā)明直接采用高速DAC實(shí)現(xiàn)單通道、瞬時(shí)大帶寬覆蓋設(shè)計(jì)?；诟咚貲AC的單通道全數(shù)字信號(hào)源采用高速DAC直接實(shí)現(xiàn)寬帶信號(hào)頻譜，僅需要一級(jí)射頻頻譜搬移和射頻放大濾波即可實(shí)現(xiàn)直接射頻輸出，極大的降低了信號(hào)源體積和設(shè)備復(fù)雜度。2、基于三級(jí)復(fù)接結(jié)構(gòu)實(shí)現(xiàn)的SGsps高速采樣率，在DAC系統(tǒng)中，首次在國內(nèi)完成了設(shè)計(jì)與實(shí)現(xiàn)。三級(jí)復(fù)接結(jié)構(gòu)實(shí)現(xiàn)了高速數(shù)據(jù)接口能力，提升了的DAC采樣數(shù)據(jù)率的傳輸與產(chǎn)生方式。3、基于同源方式實(shí)現(xiàn)的同步觸發(fā)機(jī)制，保障多通道同步的核心，也是保障多級(jí)復(fù)接的數(shù)據(jù)結(jié)構(gòu)。多通道同步可以解決多通道數(shù)據(jù)的精確同步控制與傳輸?shù)木珳?zhǔn)對齊特性， 保證數(shù)據(jù)復(fù)接結(jié)構(gòu)的穩(wěn)定性。


圖1為全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法流程圖。描述信號(hào)從產(chǎn)生到復(fù)接然后實(shí)現(xiàn)數(shù)模轉(zhuǎn)換的過程。圖2為三級(jí)復(fù)接數(shù)據(jù)流示意圖。為實(shí)現(xiàn)SGsps采樣率，通過復(fù)接技術(shù)分解數(shù)據(jù)流， 采用三級(jí)復(fù)接完成高速采樣率。圖3為全數(shù)字單通道寬帶信號(hào)產(chǎn)生裝置模塊結(jié)構(gòu)示意圖。圖4為多通道同步控制原理示意圖。采用同步觸發(fā)的邏輯對多通道復(fù)接信道進(jìn)行精確同步控制，實(shí)現(xiàn)多通道精準(zhǔn)同步。圖5為寬帶信號(hào)源產(chǎn)生的頻譜實(shí)測圖。
具體實(shí)施例方式全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，包括以下步驟 a.寬帶波形產(chǎn)生；
采用FPGA實(shí)現(xiàn)寬帶數(shù)字信號(hào)產(chǎn)生、并串分解、存儲(chǔ)，可以實(shí)現(xiàn)多種寬帶任意數(shù)字波形的合成。b.對寬帶波形進(jìn)行串并轉(zhuǎn)換處理；經(jīng)過串并轉(zhuǎn)換處理的信號(hào)為64通道的125Mbps 的并行數(shù)據(jù)。c.將經(jīng)過串并轉(zhuǎn)換處理的并行數(shù)據(jù)通過復(fù)接器進(jìn)行第一級(jí)復(fù)接，將數(shù)字信號(hào)復(fù)接為較高速數(shù)字信號(hào)；第一級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接。將64通道的125Mbps并行數(shù)據(jù)通過復(fù)接器復(fù)接為16路500Mbps的較高速數(shù)字信號(hào)。d.將經(jīng)過第一級(jí)的復(fù)接的較高速數(shù)字信號(hào)進(jìn)行第二級(jí)高速復(fù)接，復(fù)接生成高速數(shù)字信號(hào)；采用復(fù)接電路實(shí)現(xiàn)，該電路可以工作在2 4GHz時(shí)鐘下，完成500MHflGHz 4路數(shù)據(jù)的并串轉(zhuǎn)換并將數(shù)據(jù)率提升4倍，第二級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接，經(jīng)過第一級(jí)復(fù)接得到的16路500Mbps的數(shù)字信號(hào)復(fù)接為4路2(ibpS的高速數(shù)字信號(hào)。步驟c中的復(fù)接器采用FPGA的邏輯設(shè)計(jì)來實(shí)現(xiàn)，為現(xiàn)有技術(shù)，高速復(fù)接器為一種具有復(fù)接功能的集成電路，可以工作在2 4GHz時(shí)鐘下，完成500MHflGHz4路數(shù)據(jù)的并串轉(zhuǎn)換并將數(shù)據(jù)率提升4倍。e.將經(jīng)過第二級(jí)復(fù)接得到的高速數(shù)字信號(hào)進(jìn)行第三級(jí)超高速數(shù)字信號(hào)進(jìn)行復(fù)接， 復(fù)接生成超高速數(shù)字信號(hào)。第三級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接。將經(jīng)過第二級(jí)復(fù)接得到的4路2(ibpS的高速數(shù)字信號(hào)復(fù)接為1路8(ibpS的超高速數(shù)字信號(hào)。超高速復(fù)接器為集成在DAC上的復(fù)接單元。為一種具有復(fù)接功能的集成電路，可以工作在D(T4GHz時(shí)鐘下，工作模式為DDR數(shù)據(jù)率，數(shù)據(jù)率工作在DC^ibps，完成D(T2GHz4路數(shù)據(jù)的并串轉(zhuǎn)換，并將數(shù)據(jù)率提升4倍。本發(fā)明在上面提到的復(fù)接器、高速復(fù)接器與超高速復(fù)接器工作原理相同，都是基于高速時(shí)鐘分頻、數(shù)據(jù)并串轉(zhuǎn)換的基本原理；實(shí)現(xiàn)的數(shù)據(jù)率不同且相互承接對應(yīng)，分別在FPGA器件、專用高速復(fù)接器、超高速DAC中集成實(shí)現(xiàn)。本發(fā)明作為一種具有集成特性的方法和裝置，是采用復(fù)接器原理來實(shí)現(xiàn)復(fù)接的。f.將超高速數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到寬帶信號(hào)。上述各復(fù)接步驟均受到同步控制。圖5為寬帶信號(hào)源產(chǎn)生的頻譜實(shí)測圖，本發(fā)明產(chǎn)生信號(hào)實(shí)測如圖所示在頻譜儀 1. 9GHz中心頻率，SPAN_2GHz以下測得10路載波信號(hào)瞬時(shí)帶寬覆蓋1GHz，信號(hào)中心頻率為 1. 85GHz，最高產(chǎn)生超過2. 8GHz頻率的信號(hào)。全數(shù)字單通道寬帶信號(hào)產(chǎn)生裝置，包括
FPGA信號(hào)產(chǎn)生與處理模塊，用于產(chǎn)生波形和實(shí)現(xiàn)第一級(jí)復(fù)接； 高速復(fù)接器組模塊，用于實(shí)現(xiàn)第二級(jí)復(fù)接；
超高速復(fù)接DAC模塊，包括DAC和集成在DAC上的超高速復(fù)接器，超高速復(fù)接器為具有復(fù)接功能的集成電路，用于實(shí)現(xiàn)第三級(jí)復(fù)接和數(shù)模轉(zhuǎn)換；
同步機(jī)制管理模塊，采用一種基于時(shí)鐘源同步的技術(shù)對復(fù)接通路的每一級(jí)信號(hào)進(jìn)行ps 級(jí)的同步控制；
電源管理單元，對整個(gè)裝置提供電源；時(shí)鐘管理單元，對整個(gè)裝置提供時(shí)鐘源。同步機(jī)制管理模塊基于時(shí)鐘源同步技術(shù)是由于各復(fù)接單元工作在鎖相環(huán)時(shí)鐘下， 為了其同步觸發(fā)信號(hào)可以與其工作時(shí)鐘時(shí)隙準(zhǔn)確對齊，而采用同源觸發(fā)同步信號(hào)產(chǎn)生的方式，保證了多通道信號(hào)的精準(zhǔn)同步。首先將系統(tǒng)源時(shí)鐘進(jìn)行功分成兩路，第一路經(jīng)過鎖相環(huán)(PLL)倍頻為8GHz系統(tǒng)采樣時(shí)鐘，該信號(hào)為系統(tǒng)各級(jí)的采樣和數(shù)據(jù)同步時(shí)鐘，在各復(fù)接級(jí)被分頻為2GHz、500MHz的各單元工作時(shí)鐘；第二路信號(hào)產(chǎn)生同步控制脈沖，由于是系統(tǒng)同源設(shè)計(jì)，該控制脈沖可以保證與第一路所產(chǎn)生的采樣、同步時(shí)鐘同步，進(jìn)而與數(shù)據(jù)達(dá)到同步，在該同步脈沖的引導(dǎo)下， 實(shí)現(xiàn)復(fù)接各級(jí)的數(shù)據(jù)同步發(fā)送。DAC輸出信號(hào)覆蓋信號(hào)1. 4GHz^2. 4GHz，根據(jù)來奎斯特采樣定理，需要至少 4. 8Gsps的采樣率，而用于實(shí)際工程中，需要超過6Gsps的采樣率，這里采用8Gsps采樣率實(shí)現(xiàn)，在該采樣率下的8(ibpS數(shù)據(jù)率由本發(fā)明設(shè)計(jì)的三級(jí)復(fù)接結(jié)構(gòu)實(shí)現(xiàn)，其多通道和多級(jí)數(shù)據(jù)的同步則由本發(fā)明提供的同步控制方式實(shí)現(xiàn)。
權(quán)利要求
1.一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于包括以下步驟a.寬帶波形產(chǎn)生；b.對寬帶波形進(jìn)行串并轉(zhuǎn)換處理；c.將經(jīng)過串并轉(zhuǎn)換處理的并行數(shù)據(jù)通過復(fù)接器進(jìn)行第一級(jí)復(fù)接，將數(shù)字信號(hào)復(fù)接為較高速數(shù)字信號(hào)；d.將經(jīng)過第一級(jí)的復(fù)接的較高速數(shù)字信號(hào)進(jìn)行第二級(jí)高速復(fù)接，復(fù)接生成高速數(shù)字信號(hào)；e.將經(jīng)過第二級(jí)復(fù)接得到的高速數(shù)字信號(hào)進(jìn)行第三級(jí)超高速數(shù)字信號(hào)進(jìn)行復(fù)接，復(fù)接生成超高速數(shù)字信號(hào)；f.將超高速數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到寬帶信號(hào)；上述各復(fù)接步驟均受到同步控制。
2.根據(jù)權(quán)利要求1所述的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于所述b 步驟對寬帶波形進(jìn)行串并轉(zhuǎn)換處理后的信號(hào)為64通道的125Mbps的并行數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于所述c 步驟中第一級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接，所述第一級(jí)復(fù)接是指將64通道的125Mbps并行數(shù)據(jù)通過復(fù)接器復(fù)接為16路500Mbps的較高速數(shù)字信號(hào)。
4.根據(jù)權(quán)利要求1所述的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于所述d 步驟中的將經(jīng)過第二級(jí)復(fù)接按照4 1的比例進(jìn)行復(fù)接；所述第二級(jí)復(fù)接是指將經(jīng)過第一級(jí)復(fù)接得到的16路500Mbps的數(shù)字信號(hào)復(fù)接為4路2(ibpS的高速數(shù)字信號(hào)。
5.根據(jù)權(quán)利要求1所述的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，其特征在于所述e 步驟中第三級(jí)復(fù)接按照4 :1的比例進(jìn)行復(fù)接，所述第三級(jí)復(fù)接是指將經(jīng)過第二級(jí)復(fù)接得到的4路2(ibpS的高速數(shù)字信號(hào)復(fù)接為1路8(ibpS的超高速數(shù)字信號(hào)。
6.一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生裝置，其特征在于，所述裝置包括FPGA信號(hào)產(chǎn)生與處理模塊，用于產(chǎn)生波形和實(shí)現(xiàn)第一級(jí)復(fù)接；高速復(fù)接器組模塊，用于實(shí)現(xiàn)第二級(jí)復(fù)接；超高速復(fù)接DAC模塊，包括DAC和集成在DAC上的超高速復(fù)接器，超高速復(fù)接器為具有復(fù)接功能的集成電路，用于實(shí)現(xiàn)第三級(jí)復(fù)接和數(shù)模轉(zhuǎn)換；同步機(jī)制管理模塊，用于實(shí)現(xiàn)各級(jí)復(fù)接的同步控制，采用一種基于時(shí)鐘源同步的技術(shù)對復(fù)接通路的每一級(jí)信號(hào)進(jìn)行ps級(jí)的同步控制；電源管理單元，對整個(gè)裝置提供電源；時(shí)鐘管理單元，對整個(gè)裝置提供時(shí)鐘源。
7.根據(jù)權(quán)利要求6所述的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生裝置，其特征在于，同步機(jī)制管理模塊基于時(shí)鐘源同步技術(shù)是由于各復(fù)接單元工作在鎖相環(huán)時(shí)鐘下，為了其同步觸發(fā)信號(hào)可以與其工作時(shí)鐘時(shí)隙準(zhǔn)確對齊，而采用同源觸發(fā)同步信號(hào)產(chǎn)生的方式，保證了多通道信號(hào)的精準(zhǔn)同步。
全文摘要
本發(fā)明應(yīng)用于無線電電子學(xué)、電信技術(shù)領(lǐng)域，具體的說是的一種全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法及其裝置，全數(shù)字單通道寬帶信號(hào)產(chǎn)生方法，包括以下步驟a.寬帶波形產(chǎn)生；b.對寬帶波形進(jìn)行串并轉(zhuǎn)換處理；c.將經(jīng)過串并轉(zhuǎn)換處理的并行數(shù)據(jù)通過復(fù)接器進(jìn)行第一級(jí)復(fù)接d.將經(jīng)過第一級(jí)的復(fù)接的較高速數(shù)字信號(hào)進(jìn)行第二級(jí)高速復(fù)；e.將經(jīng)過第二級(jí)復(fù)接得到的高速數(shù)字信號(hào)進(jìn)行第三級(jí)超高速數(shù)字信號(hào)進(jìn)行復(fù)接；f.將超高速數(shù)字信號(hào)進(jìn)行數(shù)模轉(zhuǎn)換，得到寬帶信號(hào)；上述各復(fù)接步驟均受到同步控制。本發(fā)明實(shí)現(xiàn)了高速DAC信號(hào)生成與數(shù)模轉(zhuǎn)換，多級(jí)復(fù)接實(shí)現(xiàn)的高速采樣率，精確的同步控制實(shí)現(xiàn)多通道多級(jí)數(shù)據(jù)精確同步，研制成實(shí)際電路，可產(chǎn)生單通道寬帶信號(hào)源。
文檔編號(hào)H04L5/00GK102307085SQ20111015395
公開日2012年1月4日 申請日期2011年6月9日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者嚴(yán)俊, 葉江峰, 張偉, 文豪, 權(quán)有波, 胡茂海 申請人:中國工程物理研究院電子工程研究所