專(zhuān)利名稱(chēng)：基于fpga的e1插時(shí)隙及e1_ip數(shù)據(jù)匯聚混合接入裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通訊技術(shù)領(lǐng)域的動(dòng)力環(huán)境監(jiān)控系統(tǒng)及通信方法，特別是一種基于FPGA 的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入裝置及方法。
背景技術(shù)：
隨著現(xiàn)代通信網(wǎng)絡(luò)的逐步擴(kuò)大，通信設(shè)備不斷增加。通信規(guī)模迅速擴(kuò)容，對(duì)機(jī)房動(dòng) 力環(huán)境設(shè)備以及計(jì)算機(jī)主機(jī)和網(wǎng)絡(luò)系統(tǒng)進(jìn)行自動(dòng)化實(shí)時(shí)監(jiān)視和有效管理是非常必要的。為 有利于通信網(wǎng)的長(zhǎng)期穩(wěn)定運(yùn)行，必須變低效的分散維護(hù)為高效的集中維護(hù)，實(shí)現(xiàn)全網(wǎng)的統(tǒng) 一維護(hù)以及電信機(jī)房的無(wú)人值守。在動(dòng)力環(huán)境監(jiān)控系統(tǒng)中，常用的是基于El插時(shí)隙和基于 El的IP接入兩種常用方案。在傳統(tǒng)的基于插時(shí)隙的方案中，遠(yuǎn)端監(jiān)控設(shè)備將串口采集到的數(shù)據(jù)復(fù)用插入El 的一個(gè)時(shí)隙中，中心端設(shè)備從該時(shí)隙中將數(shù)據(jù)解復(fù)用到串口，再通過(guò)串口服務(wù)器之類(lèi)的設(shè) 備將數(shù)據(jù)轉(zhuǎn)換為以太網(wǎng)數(shù)據(jù)包。通過(guò)中心的局域網(wǎng)接入到監(jiān)控業(yè)務(wù)系統(tǒng)平臺(tái)。在基于El的IP接入方案中，遠(yuǎn)端監(jiān)控設(shè)備將串口采集到的數(shù)據(jù)直接轉(zhuǎn)換為以太 網(wǎng)數(shù)據(jù)包，再通過(guò)El的多個(gè)時(shí)隙傳輸?shù)街行亩?。中心端設(shè)備將El對(duì)應(yīng)時(shí)隙中的數(shù)據(jù)取出， 按照以太網(wǎng)協(xié)議(IEEE 802.3)轉(zhuǎn)換后發(fā)送到局域網(wǎng)，并接入到監(jiān)控業(yè)務(wù)系統(tǒng)平臺(tái)。接入中 心端的以太網(wǎng)至El轉(zhuǎn)換器是直接將以太網(wǎng)的數(shù)據(jù)包變換成El的幀格式進(jìn)行傳輸，然后在 遠(yuǎn)端設(shè)備將El的幀格式還原成以太網(wǎng)的幀格式，實(shí)現(xiàn)接入中心端至遠(yuǎn)端的以太網(wǎng)在基于 El電信網(wǎng)上的透明傳輸。兩方案相比，基于El的IP接入方案有著諸多優(yōu)勢(shì)IP時(shí)隙帶寬動(dòng)態(tài)共享，可滿(mǎn) 足超過(guò)31個(gè)站點(diǎn)的數(shù)量；標(biāo)準(zhǔn)TCP/IP協(xié)議封包，系統(tǒng)兼容性更好；可直接接入IP網(wǎng)絡(luò)，無(wú) 須更換基站設(shè)備，節(jié)省用戶(hù)投資；2M環(huán)路保護(hù)機(jī)制，故障切換，恢復(fù)自愈；裂環(huán)、并環(huán)無(wú)須設(shè) 置，維護(hù)方便，操作簡(jiǎn)單。隨著其優(yōu)勢(shì)越來(lái)越突出，市場(chǎng)需求逐漸向其靠攏，基于插時(shí)隙的方 案也隨之被取代，考慮到目前存在的基于插時(shí)隙的遠(yuǎn)端設(shè)備數(shù)量龐大，為保護(hù)運(yùn)營(yíng)商的前 期投資，新的接入中心端需要兼容這兩種方案。

發(fā)明內(nèi)容
為了解決上述的技術(shù)問(wèn)題，本發(fā)明的目的是提供一種基于FPGA的El插時(shí)隙及El_ IP數(shù)據(jù)匯聚混合接入裝置。該裝置利用FPGA嵌入式技術(shù)，提供一個(gè)高集成度的SOC硬件平 臺(tái)系統(tǒng)，使該中心端設(shè)備兼容El插時(shí)隙方案和El的IP接入方案。本發(fā)明的另一個(gè)目的是提供一種基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接 入方法。該方法以FPGA為核心的嵌入式處理模塊及外掛的SDRAM和FLASH存儲(chǔ)芯片，并以 1路以太網(wǎng)和2路El應(yīng)用接口輸出和硬件核心，接入中心端作為El環(huán)網(wǎng)和以太網(wǎng)間的網(wǎng) 橋，做數(shù)據(jù)處理和協(xié)議轉(zhuǎn)換。本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是
基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入裝置，包括FPGA芯片，所述FPGA 芯片連接有用于連接El插時(shí)隙數(shù)據(jù)匯聚和用于連接E1_IP數(shù)據(jù)匯聚混合接入的El接口電 路，所述FPGA芯片還分別連接有SDRAM芯片、FLASH芯片和以太網(wǎng)PHY芯片。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述FPGA芯片包含以下功能模塊CPU系統(tǒng)，包含軟核CPU、SDRAM控制器、FLASH控制器，其為能獨(dú)立執(zhí)行的最小系 統(tǒng)；MAC以太網(wǎng)媒體模塊，其接入控制器，通過(guò)MII接口，做以太網(wǎng)PHY芯片的數(shù)據(jù)接入 控制器；El成幀解幀模塊，對(duì)復(fù)用后的數(shù)據(jù)作El成幀處理，并以HDB3編碼接入El物理線(xiàn) 路；HDLC模塊，網(wǎng)管命令將以HDLC幀數(shù)據(jù)格式在El線(xiàn)路中傳輸；10路Uart模塊，解析時(shí)隙末端上傳的串口數(shù)據(jù)，10路對(duì)應(yīng)10個(gè)通道；以太網(wǎng)二層交換模塊，在與IP末端通信的內(nèi)部IP數(shù)據(jù)端口、以太網(wǎng)接口和CPU系 統(tǒng)接口之間，對(duì)IP數(shù)據(jù)作數(shù)據(jù)路由處理；MUX時(shí)隙復(fù)用模塊，為串口數(shù)據(jù)、IP數(shù)據(jù)和HDLC網(wǎng)管數(shù)據(jù)的業(yè)務(wù)通道分配時(shí)隙，從 而復(fù)用于El鏈路上；HDLC模塊、Uart模塊和以太網(wǎng)二層交換模塊被CPU系統(tǒng)直接訪(fǎng)問(wèn)，對(duì)其進(jìn)行讀寫(xiě) 操作；同時(shí)，它們分別以串行數(shù)據(jù)形式與兩路MUX復(fù)用模塊相連，可選擇其中一路，將數(shù)據(jù) 承載在所選El成幀解幀模塊的時(shí)隙通道上?；贔PGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，將El確定為成幀El類(lèi) 型，且進(jìn)行時(shí)隙分割，一部分時(shí)隙分配給插時(shí)隙的末端設(shè)備；另一部分時(shí)隙分配給IP化的 末端設(shè)備；還需固定一個(gè)時(shí)隙用于網(wǎng)管通道。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述時(shí)隙末端設(shè)備數(shù)據(jù)處理包括以下步驟XI、時(shí)隙末端在El時(shí)隙通道上傳串口數(shù)據(jù)；X2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀；X3、MUX模塊解復(fù)用時(shí)隙通道內(nèi)的串口數(shù)據(jù)至Uartl 10模塊；X4、Uart模塊還原串口數(shù)據(jù)并用FIFO緩存；X5、CPU系統(tǒng)讀取FIFO將串口數(shù)據(jù)緩存在SDRAM中；X6、串口數(shù)據(jù)從內(nèi)存中讀取并封IP包給至以太網(wǎng)交換模塊；X7、IP包被路由至以太網(wǎng)端口；X8、上傳給中心機(jī)房的通信服務(wù)器。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述IP末端設(shè)備數(shù)據(jù)處理包括以下步驟YU IP末端將監(jiān)控?cái)?shù)據(jù)封IP包，并在El的IP通道內(nèi)上傳數(shù)據(jù)；Y2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀；Y3、MUX模塊解復(fù)用IP通道內(nèi)的IP數(shù)據(jù)至以太網(wǎng)交換模塊；Y4、以太網(wǎng)交換模塊還原IP數(shù)據(jù)并路由至以太網(wǎng)端口 ；Y5、上傳給中心機(jī)房的通信服務(wù)器。進(jìn)一步作為優(yōu)選的實(shí)施方式，所述設(shè)備網(wǎng)管處理流程包括以下步驟A、中心機(jī)房的通信服務(wù)器發(fā)起網(wǎng)管操作；
B、網(wǎng)管指令I(lǐng)P包進(jìn)入中心端以太網(wǎng)端口；C、以太網(wǎng)交換模塊路由處理；D、至中心端？是則執(zhí)行步驟E，否則執(zhí)行步驟M ；E、CPU系統(tǒng)接收并解析命令；F、網(wǎng)管中心端？是則執(zhí)行步驟G，否則執(zhí)行步驟H;G、中心端系統(tǒng)參數(shù)設(shè)置，結(jié)束；H、通過(guò)HDLC網(wǎng)管通道下發(fā)網(wǎng)管命令，執(zhí)行步驟L ；L、時(shí)隙末端系統(tǒng)參數(shù)設(shè)置，結(jié)束；M、IP包轉(zhuǎn)發(fā)至IP通道下發(fā)網(wǎng)管命令，執(zhí)行步驟N ；N、IP末端系統(tǒng)參數(shù)設(shè)置，結(jié)束。本發(fā)明的有益效果是本發(fā)明裝置為實(shí)現(xiàn)兼容，在一片F(xiàn)PGA芯片上集成基于El插 時(shí)隙方案的中心端和基于El的IP接入方案的中心端。即將數(shù)據(jù)復(fù)用交叉設(shè)備、串口服務(wù) 器和以太網(wǎng)至El協(xié)轉(zhuǎn)卡集于一體，實(shí)現(xiàn)原理從板級(jí)復(fù)制到了芯片級(jí)，原有的系統(tǒng)結(jié)構(gòu)和實(shí) 現(xiàn)功能以功能模塊的形式全部在FPGA中實(shí)現(xiàn)并搭建。本發(fā)明的另一個(gè)有益效果是本發(fā)明方法可兼容接入兩種末端監(jiān)控設(shè)備；利用 FPGA的高集成度，提高設(shè)備容量并減小設(shè)備體積；降低成本，該方法能有效實(shí)現(xiàn)El插時(shí)隙 數(shù)據(jù)匯聚、E1_IP數(shù)據(jù)匯聚的混合接入和設(shè)備網(wǎng)管功能。


下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明。圖1是本發(fā)明接入網(wǎng)中心端的硬件結(jié)構(gòu)方框圖；圖2是本發(fā)明FPGA內(nèi)部實(shí)現(xiàn)結(jié)構(gòu)方框圖；圖3是本發(fā)明時(shí)隙末端數(shù)據(jù)處理流程圖；圖4是本發(fā)明IP末端數(shù)據(jù)處理流程圖；圖5是本發(fā)明設(shè)備網(wǎng)管處理流程圖。
具體實(shí)施例方式基于El插時(shí)隙方案的中心端由兩部分組成數(shù)據(jù)復(fù)用交叉設(shè)備和串口服務(wù)器。數(shù) 據(jù)復(fù)用交叉設(shè)備負(fù)責(zé)與El接入和時(shí)隙復(fù)用，串口服務(wù)器負(fù)責(zé)接入以太網(wǎng)。從El上來(lái)的數(shù) 據(jù)通過(guò)抽時(shí)隙的方法，數(shù)據(jù)復(fù)用交叉設(shè)備首先將串口數(shù)據(jù)提取出來(lái)，送至串口服務(wù)器，然后 串口服務(wù)器將其打包，以IP數(shù)據(jù)上傳給中心機(jī)房的通信服務(wù)器?；贓l的IP接入方案的中心端是一個(gè)協(xié)議轉(zhuǎn)換器，分別接入El和以太網(wǎng)。IP末 端將監(jiān)控?cái)?shù)據(jù)以IP數(shù)據(jù)包的形式上傳至中心端，然后中心端將El線(xiàn)路上的IP數(shù)據(jù)還原， 直接路由至中心機(jī)房的通信服務(wù)器。從兼容角度考慮，將El確定為成幀El類(lèi)型，且進(jìn)行時(shí)隙分割，一部分時(shí)隙分配給 插時(shí)隙的末端設(shè)備；另一部分時(shí)隙分配給IP化的末端設(shè)備；還需固定一個(gè)時(shí)隙用于網(wǎng)管通道。FPGA設(shè)計(jì)中，將上述兩種方案的硬件系統(tǒng)結(jié)構(gòu)和實(shí)現(xiàn)功能，以模塊的形式全部在 FPGA中實(shí)現(xiàn)并搭建。
本應(yīng)用將動(dòng)力環(huán)境監(jiān)控接入網(wǎng)的中心端在一片F(xiàn)PGA上實(shí)現(xiàn)，集成了基于El插時(shí) 隙方案的中心端和基于El的IP方案的中心端，不僅實(shí)現(xiàn)了兩種方案的兼容，同時(shí)也將數(shù)據(jù) 復(fù)用交叉設(shè)備、串口服務(wù)器和以太網(wǎng)至El協(xié)轉(zhuǎn)卡集于一體，大大節(jié)省了設(shè)備成本和維護(hù)運(yùn) 營(yíng)成本。參照?qǐng)D1，基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入裝置，包括FPGA芯片 1，所述FPGA芯片1連接有用于連接El插時(shí)隙數(shù)據(jù)匯聚和用于連接E1_IP數(shù)據(jù)匯聚混合接 入的El接口電路2，所述FPGA芯片1還分別連接有SDRAM芯片4、FLASH芯片5和以太網(wǎng) PHY芯片6。進(jìn)一步參照?qǐng)D2，作為優(yōu)選的實(shí)施方式，所述FPGA芯片1包含以下功能模塊CPU系統(tǒng)7，包含軟核CPU、SDRAM控制器、FLASH控制器，其為能獨(dú)立執(zhí)行的最小系 統(tǒng)；MAC以太網(wǎng)媒體模塊8，其接入控制器，通過(guò)MII接口，做以太網(wǎng)PHY芯片的數(shù)據(jù)接 入控制器；El成幀解幀模塊9，對(duì)復(fù)用后的數(shù)據(jù)作El成幀處理，并以HDB3編碼接入El物理 線(xiàn)路；HDLC模塊10，網(wǎng)管命令將以HDLC幀數(shù)據(jù)格式在El線(xiàn)路中傳輸；10路Uart模塊11，解析時(shí)隙末端上傳的串口數(shù)據(jù)，10路對(duì)應(yīng)10個(gè)通道；以太網(wǎng)二層交換模塊12，在與IP末端通信的內(nèi)部IP數(shù)據(jù)端口、以太網(wǎng)接口和CPU 系統(tǒng)接口之間，對(duì)IP數(shù)據(jù)作數(shù)據(jù)路由處理；MUX時(shí)隙復(fù)用模塊13，為串口數(shù)據(jù)、IP數(shù)據(jù)和HDLC網(wǎng)管數(shù)據(jù)的業(yè)務(wù)通道分配時(shí)隙， 從而復(fù)用于El鏈路上；HDLC模塊10、Uart模塊11和以太網(wǎng)二層交換模塊12被CPU系統(tǒng)7直接訪(fǎng)問(wèn)，對(duì) 其進(jìn)行讀寫(xiě)操作；同時(shí)，它們分別以串行數(shù)據(jù)形式與兩路MUX復(fù)用模塊13相連，可選擇其中 一路，將數(shù)據(jù)承載在所選El成幀解幀模塊9的時(shí)隙通道上?；贔PGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，將El確定為成幀El類(lèi) 型，且進(jìn)行時(shí)隙分割，一部分時(shí)隙分配給插時(shí)隙的末端設(shè)備；另一部分時(shí)隙分配給IP化的 末端設(shè)備；還需固定一個(gè)時(shí)隙用于網(wǎng)管通道。進(jìn)一步參照?qǐng)D3，作為優(yōu)選的實(shí)施方式，所述時(shí)隙末端設(shè)備數(shù)據(jù)處理包括以下步 驟XI、時(shí)隙末端在El時(shí)隙通道上傳串口數(shù)據(jù)；X2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀；X3、MUX模塊解復(fù)用時(shí)隙通道內(nèi)的串口數(shù)據(jù)至Uartl 10模塊；X4、Uart模塊還原串口數(shù)據(jù)并用FIFO緩存；X5、CPU系統(tǒng)讀取FIFO將串口數(shù)據(jù)緩存在SDRAM中；X6、串口數(shù)據(jù)從內(nèi)存中讀取并封IP包給至以太網(wǎng)交換模塊；X7、IP包被路由至以太網(wǎng)端口；X8、上傳給中心機(jī)房的通信服務(wù)器。進(jìn)一步參照?qǐng)D4，作為優(yōu)選的實(shí)施方式，所述IP末端設(shè)備數(shù)據(jù)處理包括以下步驟YU IP末端將監(jiān)控?cái)?shù)據(jù)封IP包，并在El的IP通道內(nèi)上傳數(shù)據(jù)；
Y2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀；Y3、MUX模塊解復(fù)用IP通道內(nèi)的IP數(shù)據(jù)至以太網(wǎng)交換模塊；Y4、以太網(wǎng)交換模塊還原IP數(shù)據(jù)并路由至以太網(wǎng)端口 ；Y5、上傳給中心機(jī)房的通信服務(wù)器。進(jìn)一步參照?qǐng)D5，作為優(yōu)選的實(shí)施方式，所述設(shè)備網(wǎng)管處理流程包括以下步驟A、中心機(jī)房的通信服務(wù)器發(fā)起網(wǎng)管操作；B、網(wǎng)管指令I(lǐng)P包進(jìn)入中心端以太網(wǎng)端口；C、以太網(wǎng)交換模塊路由處理；D、至中心端？是則執(zhí)行步驟E，否則執(zhí)行步驟M ；E、CPU系統(tǒng)接收并解析命令；F、網(wǎng)管中心端？是則執(zhí)行步驟G，否則執(zhí)行步驟H ；G、中心端系統(tǒng)參數(shù)設(shè)置，結(jié)束；H、通過(guò)HDLC網(wǎng)管通道下發(fā)網(wǎng)管命令，執(zhí)行步驟L ；L、時(shí)隙末端系統(tǒng)參數(shù)設(shè)置，結(jié)束；M、IP包轉(zhuǎn)發(fā)至IP通道下發(fā)網(wǎng)管命令，執(zhí)行步驟N ；N、IP末端系統(tǒng)參數(shù)設(shè)置，結(jié)束。1、硬件結(jié)構(gòu)接入中心端的硬件結(jié)構(gòu)主要是以FPGA為核心的嵌入式處理模塊，及外掛的SDRAM 和FLASH存儲(chǔ)芯片構(gòu)成，并以1路以太網(wǎng)和2路El應(yīng)用接口輸出。為實(shí)現(xiàn)該系統(tǒng)，選擇ALTERA公司的eye 1 oneIII系列芯片3C25，比較合適目前的資 源要求。2、整體方案規(guī)劃兼容El插時(shí)隙方案和El的IP接入方案是本發(fā)明主要解決的問(wèn)題，實(shí)現(xiàn)時(shí)隙末端 和IP末端都能接入基于2M(E1)動(dòng)力環(huán)境監(jiān)控環(huán)網(wǎng)。如前所述，將成幀El的時(shí)隙進(jìn)行分割，可設(shè)時(shí)隙末端占用10個(gè)時(shí)隙，IP末端占用 20個(gè)時(shí)隙，網(wǎng)管HDLC通道占用1個(gè)時(shí)隙。在接入中心端，內(nèi)含10個(gè)Uart串口模塊，分別對(duì) 應(yīng)10路通道，允許10臺(tái)時(shí)隙末端接入(一般1路通道分配1個(gè)時(shí)隙)；20個(gè)時(shí)隙的IP帶 寬，因帶寬動(dòng)態(tài)共享，可接入超過(guò)20臺(tái)的IP末端。接入中心端的上行為以太網(wǎng)，下行為兩路獨(dú)立的成幀E1，支持成環(huán)組網(wǎng)。3、FPGA集成式硬件平臺(tái)系統(tǒng)通過(guò)時(shí)隙劃分，多種數(shù)據(jù)能在1條El鏈路上傳輸，互不干擾。Uart串口模塊接入 MUX模塊，串口數(shù)據(jù)將復(fù)用于設(shè)定的El時(shí)隙內(nèi)，接收時(shí)隙末端上傳的串口數(shù)據(jù)，實(shí)現(xiàn)時(shí)隙末 端的接入，10個(gè)Uart串口模塊允許10臺(tái)時(shí)隙末端接入；以太網(wǎng)二層交換模塊接入MUX模 塊，IP數(shù)據(jù)將復(fù)用于設(shè)定的El時(shí)隙內(nèi)，接收IP末端上傳的IP數(shù)據(jù)，實(shí)現(xiàn)IP末端的接入， 該IP時(shí)隙帶寬動(dòng)態(tài)共享，IP末端接入量可超過(guò)IP時(shí)隙的數(shù)量；HDLC模塊接入MUX模塊，網(wǎng) 管數(shù)據(jù)將復(fù)用于設(shè)定的El時(shí)隙內(nèi)，發(fā)送網(wǎng)管命令至鏈路上任何一個(gè)節(jié)點(diǎn)設(shè)備，實(shí)現(xiàn)末端設(shè) 備的網(wǎng)管。以太網(wǎng)二層交換模塊是處于OSI網(wǎng)絡(luò)協(xié)議棧七層模型的數(shù)據(jù)鏈路層，根據(jù)IP數(shù)據(jù) 包的目的地址作路由處理，選擇路由通路，具有常規(guī)二層交換機(jī)的MAC地址學(xué)習(xí)、查找及老
8化功能。該模塊有4個(gè)數(shù)據(jù)端口 E11鏈路的IP數(shù)據(jù)端口 ETH_E1 (1)、E1_2鏈路的IP數(shù)據(jù) 端口 ETH_E1 (2)、以太網(wǎng)的IP數(shù)據(jù)端口 ETH_MAC、CPU系統(tǒng)的IP數(shù)據(jù)端口 ETH_CPU。該模塊 不僅有利于IP末端上傳數(shù)據(jù)，也有利于IP末端網(wǎng)管。IP末端上來(lái)的IP數(shù)據(jù)直接從ETH_ El端口路由轉(zhuǎn)發(fā)至ETH_MAC端口，上傳給中心機(jī)房的通信服務(wù)器，該過(guò)程與CPU系統(tǒng)無(wú)關(guān)， 不會(huì)降低CPU系統(tǒng)的處理性能；中心端可以通過(guò)ETH_CPU端口，接收和響應(yīng)IP末端或中心 機(jī)房通信服務(wù)器的網(wǎng)管命令。4、系統(tǒng)工作詳解時(shí)隙末端的監(jiān)控?cái)?shù)據(jù)，以串口數(shù)據(jù)形式在El時(shí)隙通道內(nèi)被承載至中心端；中心端 的El解幀模塊將El線(xiàn)路進(jìn)行解幀，MUX模塊解復(fù)用時(shí)隙通道內(nèi)的串口數(shù)據(jù)至相應(yīng)的串口 模塊，串口模塊再將其還原成監(jiān)控?cái)?shù)據(jù)，并在FIFO內(nèi)緩沖起來(lái)；CPU以輪詢(xún)方式工作，將串 口 FIFO內(nèi)的數(shù)據(jù)讀取，送入內(nèi)存中緩存；當(dāng)CPU輪詢(xún)到串口數(shù)據(jù)IP化進(jìn)程后，將該路串口 數(shù)據(jù)從內(nèi)存中讀取、封IP包并給至以太網(wǎng)交換模塊；以太網(wǎng)交換模塊對(duì)該IP數(shù)據(jù)作路由處 理，轉(zhuǎn)發(fā)至以太網(wǎng)端口，從而上傳給中心機(jī)房的通信服務(wù)器，完成對(duì)時(shí)隙末端的數(shù)據(jù)匯聚和 轉(zhuǎn)發(fā)處理，如圖3。IP末端的監(jiān)控?cái)?shù)據(jù)，以IP數(shù)據(jù)包的形式在El通道內(nèi)被承載至中心端；中心端的 El解幀模塊將El線(xiàn)路進(jìn)行El解幀后，MUX模塊解復(fù)用IP時(shí)隙通道內(nèi)的數(shù)據(jù)至以太網(wǎng)交換 模塊；以太網(wǎng)交換模塊將其還原成IP數(shù)據(jù)，并對(duì)該IP數(shù)據(jù)作路由處理，直接轉(zhuǎn)發(fā)至以太網(wǎng) 端口，上傳給中心機(jī)房的通信服務(wù)器，完成對(duì)IP末端的數(shù)據(jù)轉(zhuǎn)發(fā)處理，如圖4。對(duì)動(dòng)力環(huán)境監(jiān)控環(huán)網(wǎng)上的末端設(shè)備進(jìn)行網(wǎng)管時(shí)，中心機(jī)房的通信服務(wù)器首先發(fā)起 網(wǎng)管命令，網(wǎng)管指令I(lǐng)P包進(jìn)入中心端以太網(wǎng)端口。以太網(wǎng)交換模塊對(duì)該IP包作路由處理， 若目的地是IP末端，則IP包轉(zhuǎn)發(fā)至IP時(shí)隙通道下發(fā)網(wǎng)管命令；否則，CPU系統(tǒng)接收并解析。 若是網(wǎng)管時(shí)隙末端，CPU系統(tǒng)通過(guò)HDLC網(wǎng)管通道下發(fā)網(wǎng)管命令。網(wǎng)管命令通過(guò)El線(xiàn)路可 抵達(dá)任意一個(gè)節(jié)點(diǎn)設(shè)備，完成時(shí)隙末端和IP末端在環(huán)網(wǎng)上的遠(yuǎn)程管理，如圖5。以上是對(duì)本發(fā)明的較佳實(shí)施進(jìn)行了具體說(shuō)明，但本發(fā)明創(chuàng)造并不限于所述實(shí)施 例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可作出種種的等同變形或替 換，這些等同的變型或替換均包含在本申請(qǐng)權(quán)利要求所限定的范圍內(nèi)。
權(quán)利要求
基于FPGA的E1插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入裝置，其特征在于包括FPGA芯片(1)，所述FPGA芯片(1)連接有用于連接E1插時(shí)隙數(shù)據(jù)匯聚和用于連接E1_IP數(shù)據(jù)匯聚混合接入的E1接口電路(2)，所述FPGA芯片(1)還分別連接有SDRAM芯片(4)、FLASH芯片(5)和以太網(wǎng)PHY芯片(6)。
2.根據(jù)權(quán)利要求1所述的基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入裝置，其 特征在于所述FPGA芯片(1)包含以下功能模塊CPU系統(tǒng)(7)，包含軟核CPU、SDRAM控制器、FLASH控制器，其為能獨(dú)立執(zhí)行的最小系統(tǒng)；MAC以太網(wǎng)媒體模塊(8)，其接入控制器，通過(guò)MII接口，做以太網(wǎng)PHY芯片的數(shù)據(jù)接入 控制器；El成幀解幀模塊(9)，對(duì)復(fù)用后的數(shù)據(jù)作El成幀處理，并以HDB3編碼接入El物理線(xiàn)路；HDLC模塊(10)，網(wǎng)管命令將以HDLC幀數(shù)據(jù)格式在El線(xiàn)路中傳輸； 10路Uart模塊(11)，解析時(shí)隙末端上傳的串口數(shù)據(jù)，10路對(duì)應(yīng)10個(gè)通道； 以太網(wǎng)二層交換模塊(12)，在與IP末端通信的內(nèi)部IP數(shù)據(jù)端口、以太網(wǎng)接口和CPU系 統(tǒng)接口之間，對(duì)IP數(shù)據(jù)作數(shù)據(jù)路由處理；MUX時(shí)隙復(fù)用模塊(13)，為串口數(shù)據(jù)、IP數(shù)據(jù)和HDLC網(wǎng)管數(shù)據(jù)的業(yè)務(wù)通道分配時(shí)隙， 從而復(fù)用于El鏈路上；HDLC模塊(10)、Uart模塊(11)和以太網(wǎng)二層交換模塊(12)被CPU系統(tǒng)(7)直接訪(fǎng) 問(wèn)，對(duì)其進(jìn)行讀寫(xiě)操作；同時(shí)，它們分別以串行數(shù)據(jù)形式與兩路MUX復(fù)用模塊(13)相連，可 選擇其中一路，將數(shù)據(jù)承載在所選El成幀解幀模塊(9)的時(shí)隙通道上。
3.基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，其特征在于將El確定為 成幀El類(lèi)型，且進(jìn)行時(shí)隙分割，一部分時(shí)隙分配給插時(shí)隙的末端設(shè)備；另一部分時(shí)隙分配 給IP化的末端設(shè)備；還需固定一個(gè)時(shí)隙用于網(wǎng)管通道。
4.根據(jù)權(quán)利要求3所述的基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，其 特征在于所述時(shí)隙末端設(shè)備數(shù)據(jù)處理包括以下步驟XI、時(shí)隙末端在El時(shí)隙通道上傳串口數(shù)據(jù)；X2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀；X3、MUX模塊解復(fù)用時(shí)隙通道內(nèi)的串口數(shù)據(jù)至Uartl 10模塊；X4、Uart模塊還原串口數(shù)據(jù)并用FIFO緩存；X5、CPU系統(tǒng)讀取FIFO將串口數(shù)據(jù)緩存在SDRAM中；X6、串口數(shù)據(jù)從內(nèi)存中讀取并封IP包給至以太網(wǎng)交換模塊；X7、IP包被路由至以太網(wǎng)端口 ；X8、上傳給中心機(jī)房的通信服務(wù)器。
5.根據(jù)權(quán)利要求3所述的基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，其 特征在于所述IP末端設(shè)備數(shù)據(jù)處理包括以下步驟YU IP末端將監(jiān)控?cái)?shù)據(jù)封IP包，并在El的IP通道內(nèi)上傳數(shù)據(jù)； Y2、中心端El模塊接收El線(xiàn)路數(shù)據(jù)、解幀； Y3、MUX模塊解復(fù)用IP通道內(nèi)的IP數(shù)據(jù)至以太網(wǎng)交換模塊；Y4、以太網(wǎng)交換模塊還原IP數(shù)據(jù)并路由至以太網(wǎng)端口 ； Y5、上傳給中心機(jī)房的通信服務(wù)器。
6.根據(jù)權(quán)利要求3所述的基于FPGA的El插時(shí)隙及E1_IP數(shù)據(jù)匯聚混合接入方法，其 特征在于所述設(shè)備網(wǎng)管處理流程包括以下步驟A、中心機(jī)房的通信服務(wù)器發(fā)起網(wǎng)管操作；B、網(wǎng)管指令I(lǐng)P包進(jìn)入中心端以太網(wǎng)端口；C、以太網(wǎng)交換模塊路由處理；D、至中心端？是則執(zhí)行步驟E，否則執(zhí)行步驟M；E、CPU系統(tǒng)接收并解析命令；F、網(wǎng)管中心端？是則執(zhí)行步驟G，否則執(zhí)行步驟H；G、中心端系統(tǒng)參數(shù)設(shè)置，結(jié)束；H、通過(guò)HDLC網(wǎng)管通道下發(fā)網(wǎng)管命令，執(zhí)行步驟L； L、時(shí)隙末端系統(tǒng)參數(shù)設(shè)置，結(jié)束；M、IP包轉(zhuǎn)發(fā)至IP通道下發(fā)網(wǎng)管命令，執(zhí)行步驟N ； N、IP末端系統(tǒng)參數(shù)設(shè)置，結(jié)束。
全文摘要
本發(fā)明公開(kāi)了基于FPGA的E1插時(shí)隙及E1_IP數(shù)據(jù)匯聚的裝置及方法，提供基于FPGA的集成式硬件平臺(tái)系統(tǒng)和成幀E1時(shí)隙分配策略，使中心端兼容E1插時(shí)隙方案和E1的IP接入方案，允許其混合組網(wǎng)。裝置由以FPGA為核心的嵌入式處理模塊，及外掛的SDRAM和FLASH存儲(chǔ)芯片構(gòu)成，并以1路以太網(wǎng)和2路E1應(yīng)用接口輸出，接入中心端作為E1環(huán)網(wǎng)和以太網(wǎng)間的網(wǎng)橋，做簡(jiǎn)單的數(shù)據(jù)處理和協(xié)議轉(zhuǎn)換。利用FPGA的高集成度，提高設(shè)備容量并減小設(shè)備體積，實(shí)現(xiàn)方案的低成本。本發(fā)明作為一種基于FPGA的E1插時(shí)隙及E1_IP數(shù)據(jù)匯聚的裝置及方法廣泛應(yīng)用于通信技術(shù)領(lǐng)域中。
文檔編號(hào)H04L12/28GK101997745SQ20101056178
公開(kāi)日2011年3月30日 申請(qǐng)日期2010年11月23日 優(yōu)先權(quán)日2010年11月23日
發(fā)明者陳炫, 黃琦 申請(qǐng)人:珠海市佳訊實(shí)業(yè)有限公司