專利名稱：一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信道編碼技術(shù)領(lǐng)域，尤其涉及一種塊大小不等的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置及方法。
背景技術(shù)：
信道編碼技術(shù)作為保證通信系統(tǒng)傳輸可靠性的基本技術(shù)，在近十年得到了飛速發(fā)展，一批性能優(yōu)越的信道編碼相繼被發(fā)現(xiàn)并得到深入研究，其中低密度奇偶校驗(yàn)碼作為繼 Turbo之后又一能夠逼近理論極限的信道編碼，在理論與應(yīng)用兩方面都得到極大關(guān)注。由于該碼具有逼近香農(nóng)極限的糾錯(cuò)性能和適于并行計(jì)算的譯碼算法，已被等許多通信標(biāo)準(zhǔn)采納為前向糾錯(cuò)方案。如目前使用最為廣泛的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼，它具有準(zhǔn)循環(huán)的校驗(yàn)陣結(jié)構(gòu)，在很大程度上簡化了編譯碼復(fù)雜度，已相繼被DVB-S2、DVB-T2、WiMAX、802. lln、 CCSDS、CMMB和DTMB等標(biāo)準(zhǔn)采用。同時(shí)，LTE等第四代移動(dòng)通信標(biāo)準(zhǔn)也建議采用準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼，作為其候選信道編碼標(biāo)準(zhǔn)之一。準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼譯碼器結(jié)構(gòu)根據(jù)譯碼吞吐率的需要和硬件條件，可選擇采用全串行、全并行、部分并行等結(jié)構(gòu)。其中全串行的準(zhǔn)循環(huán)奇偶校驗(yàn)碼譯碼器使用一個(gè)節(jié)點(diǎn)更新單元，分別依次遍歷所有節(jié)點(diǎn)，其優(yōu)點(diǎn)是資源用量小、功耗低、運(yùn)算單元與存儲器間連線簡單，缺點(diǎn)是譯碼延時(shí)長，不適合要求高速譯碼的場合。全并行譯碼器中，所有校驗(yàn)節(jié)點(diǎn)或比特節(jié)點(diǎn)的遍歷過程在同時(shí)間進(jìn)行，譯碼速度快，但連線復(fù)雜度隨碼長增長而迅速增加，適合用來實(shí)現(xiàn)譯碼速度要求極高的情況下中短碼長的譯碼器。部分并行譯碼器是以上兩種譯碼器結(jié)構(gòu)的折中，將節(jié)點(diǎn)更新的遍歷過程分為多次并行完成?，F(xiàn)代通信系統(tǒng)對實(shí)時(shí)性和傳輸質(zhì)量的要求越來越高，要求譯碼器在保證譯碼性能的同時(shí)，滿足足夠的數(shù)據(jù)傳輸速率要求，而不斷演進(jìn)的通信標(biāo)準(zhǔn)使通信電子產(chǎn)品的生命周期越來越短，在產(chǎn)品設(shè)計(jì)方面，較短的面市時(shí)間將會有效地提高新產(chǎn)品的市場競爭力。目前部分譯碼器實(shí)現(xiàn)方面的研究集中在提高執(zhí)行效率與譯碼并行度上，多采用專用集成電路(Application-Specific Integrated Circuit, ASIC)的方案實(shí)現(xiàn)，雖然 ASIC 有較高的性能和較低的面積功耗，但只能適用于單一標(biāo)準(zhǔn)，缺乏靈活性，在多模多碼率的兼容性等方面表現(xiàn)出固有缺陷。隨著軟件無線電的長足發(fā)展，數(shù)字信號處理器(Digital Signal Processor, DSP)由于其適合于數(shù)字信號處理的特殊結(jié)構(gòu)以及可編程性等特點(diǎn)成為硬件設(shè)計(jì)工程師在設(shè)計(jì)新產(chǎn)品時(shí)的首選。與ASIC相比，采用DSP設(shè)計(jì)新的產(chǎn)品具有設(shè)計(jì)周期短的特點(diǎn)，這將大大縮短新產(chǎn)品的面市時(shí)間。另外，采用數(shù)DSP設(shè)計(jì)的產(chǎn)品還具有可編程、易升級等特點(diǎn)。然而，在產(chǎn)品的功耗和面積方面，采用DSP設(shè)計(jì)的產(chǎn)品與ASIC相比卻有著相當(dāng)大的劣勢。ASIC是面向目標(biāo)產(chǎn)品的特點(diǎn)而專門設(shè)計(jì)的電路，因此在芯片速度、面積、 功耗等方面都可以進(jìn)行有針對性的優(yōu)化，而采用通用DSP設(shè)計(jì)的電路卻不可能實(shí)現(xiàn)這種優(yōu)化。隨著手持設(shè)備的日益增多，電子產(chǎn)品在功耗方面的要求越來越嚴(yán)格，采用通用DSP設(shè)計(jì)的產(chǎn)品在功耗方面的劣勢也越來越明顯，同時(shí)，通用DSP處理器在處理信道編譯碼算法上受限于DSP在大規(guī)模并行處理能力上的不足，在應(yīng)用范圍上受到很大限制。
專用指令集處理器(Application Specific Instruction-set Processor,ASIP) 是一種新的處理器設(shè)計(jì)方案。與通用DSP不同，ASIP是針對某個(gè)或者某類應(yīng)用而設(shè)計(jì)的專用處理器。在通用DSP的基本結(jié)構(gòu)上，對處理器的結(jié)構(gòu)、指令集、數(shù)據(jù)通路等進(jìn)行優(yōu)化，在產(chǎn)品升級的時(shí)候，只需要修改運(yùn)行于處理器中的軟件，延續(xù)了通用DSP的設(shè)計(jì)優(yōu)勢。同時(shí)，專用指令集處理器通過軟硬件的聯(lián)合設(shè)計(jì)，針對目標(biāo)算法固有規(guī)律與兼容性，對指令流水線、 DMA、指令集等結(jié)構(gòu)進(jìn)行特殊設(shè)計(jì)，使ASIP獲得ASIC在速度、功耗、面積等方面的優(yōu)勢。近年來，采用ASIP解決多模多碼率兼容性問題的信道編譯碼器逐漸獲得關(guān)注，目前已分別有兼容多模多碼率卷積碼、多模多碼率Turbo碼、多模多碼率準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼及同時(shí)兼容多種碼的ASIP信道譯碼器的研究實(shí)現(xiàn)。RAM是ASIP實(shí)現(xiàn)的關(guān)鍵因素，對處理器面積具有非常大的影響，尤其信道編譯碼的實(shí)現(xiàn)中計(jì)算單元往往可以得到簡化，采用較少的電路實(shí)現(xiàn)運(yùn)算功能，而數(shù)據(jù)的存儲結(jié)構(gòu)以及與算法相關(guān)的讀寫機(jī)制決定了 RAM的大小及通用性。結(jié)合譯碼算法特點(diǎn)設(shè)計(jì)具有規(guī)整 RAM結(jié)構(gòu)的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼譯碼算法ASIP處理器，可以為多模多碼率的兼容以及多碼的擴(kuò)展提供更為高效的共享存儲機(jī)制。這樣，針對準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼譯碼器，首先考慮在一個(gè)雙端口 RAM的基礎(chǔ)上設(shè)計(jì)處理器的并行機(jī)制，以及在并行機(jī)制下數(shù)據(jù)的存儲格式、數(shù)據(jù)的傳輸方式和數(shù)據(jù)的運(yùn)算機(jī)制。處理器的并行機(jī)制是否有效，關(guān)鍵在于對準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的準(zhǔn)循環(huán)特性的適配并行機(jī)制與碼的準(zhǔn)循環(huán)特性結(jié)合的越緊密，并行的有效性越高。在并行機(jī)制下，影響數(shù)據(jù)存儲格式的關(guān)鍵因素在于存儲的容量和存儲的緊湊性存儲的容量越小，消耗的面積越少；存儲的越緊湊，越易于對數(shù)據(jù)的集中(并行)存入和取出。影響數(shù)據(jù)傳輸?shù)闹饕蛩卦谟跀?shù)據(jù)在傳輸時(shí)的并行度和并行格式的規(guī)整性并行度越大，數(shù)據(jù)傳輸越快；并行格式越規(guī)整，數(shù)據(jù)傳輸時(shí)的前處理和后處理越少，越易于實(shí)現(xiàn)，包括RAM與外部數(shù)據(jù)之間的并行數(shù)據(jù)傳輸，以及RAM與內(nèi)部數(shù)據(jù)之間的并行傳輸。這樣， 處理器的輸入和輸出端口采用一個(gè)復(fù)用/解復(fù)用完成上述不同類型的數(shù)據(jù)交互。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題針對準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼譯碼器的上述現(xiàn)狀，本發(fā)明對準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼譯碼算法ASIP設(shè)計(jì)的并行機(jī)制進(jìn)行研究，提出一種以統(tǒng)一并行度及采用時(shí)分雙工數(shù)據(jù)總線為約束的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置及方法。(二)技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)方法，該方法分別以行、列方向?qū)階循環(huán)子矩陣進(jìn)行大小為P的分塊，行、列方向的最后一個(gè)分塊大小為ZmodP，其余分塊大小為P，循環(huán)子矩陣非零元素的行、列序號由循環(huán)子矩陣偏移量決定，分別將行、列方向的非零元素順序分塊表示為Btl，B1,...， 珥^印，同時(shí)將其中一個(gè)方向的分塊表示為B' 0, B'Wi ，其中B' i = Bj, ^G + LS/i^modCZ/P"]，S為這一方向的循環(huán)矩陣偏移量；其中該方法的第一種旋轉(zhuǎn)模式包括非零元素按其中一個(gè)方向以B' 0,B'B\z/pyrB,'。的分塊順序輸入最大延遲為2的移存器組，經(jīng)計(jì)算選擇，以另一個(gè)方向Btl，B1,. . .，5「z/屮的分塊順序輸出，根據(jù)參數(shù)S、P、Z及分塊輸出計(jì)數(shù)器Counter，計(jì)算塊延遲信息向量DelayStatec^DelayState1,...， DelayState^z, 、延遲選擇向量 DS。，DS1,...，DSim 及并行路徑選擇向量 PSQ，PS1,... , PSp^1, 隨B' 2的輸入及當(dāng)前選擇向量得到第一塊有效輸出Btl，以此類推，隨最后一分塊B' J勺輸入及當(dāng)前選擇信號向量得到有效輸出5Pz^2，最后，由一個(gè)虛擬輸入及當(dāng)前選擇信號向量得到最后一塊有效輸出巧ZZZ^1。該方法還包括第二種旋轉(zhuǎn)模式，具體包括非零元素按其中一個(gè)方向以Btl， B1, ... ,B\Z!Pyv^0的分塊順序輸入最大延遲為2的移存器組，經(jīng)計(jì)算選擇，以另一個(gè)方向 B' W" B' Q的分塊順序輸出，根據(jù)參數(shù)S、P、Z及分塊輸出計(jì)數(shù)器Counter， 計(jì)算塊延遲信息向量 DelayState。，DelayState1, . . . ,DelayState^zipyx、延遲選擇向量 DS。， DS1, ... , DSp1及并行路徑選擇向量PSQ，PS1, ... , PSim,隨B1的輸入及當(dāng)前選擇向量得到第一塊有效輸出B' 1；以此類推，隨分塊拜z/Pp的輸入及當(dāng)前選擇信號向量得到有效輸出 B\z/Pyi，隨最后分塊Btl的輸入及當(dāng)前選擇信號向量得到最后一塊有效輸出B'。。上述方案中，若當(dāng)前延遲選擇向量為Mc^DS1,. . .，DSim，并行路徑選擇向量為PS。， PS1,. . .，PSh，則選擇DSi指示的分塊中第PSi個(gè)的數(shù)據(jù)作為此時(shí)第i個(gè)Douti輸出數(shù)據(jù)，i =0,1, ... , P-1，輸出向量 Dout。，Dout1, . . .，Doutp1 構(gòu)成一個(gè)輸出分塊。為達(dá)到上述目的，本發(fā)明還提供了一種適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)裝置，應(yīng)用于所述的塊旋轉(zhuǎn)方法，該裝置包括兩個(gè)并行度P的移存器組、一個(gè)選擇信號計(jì)算單元和一個(gè)數(shù)據(jù)輸出單元，其中移存器組Di[P]、D2[P]分別為與當(dāng)前并行輸入 D0[P]相比延遲為1、2的移存器組。上述方案中，該裝置的選擇信號計(jì)算流程如下a)初始化i、在第一種旋轉(zhuǎn)模式下，Counter隨B' 2輸入開始累加計(jì)數(shù)，Dela於tate向量初始化，由參數(shù)S、P、Z、Counter生成PS向量，由參數(shù)S、P、Z、Counter及DelayState向量生成DS向量；ii、在第二種旋轉(zhuǎn)模式下，Counter隨B1輸入開始累加計(jì)數(shù)，DelayMate向量初始化，由參數(shù)S、P、Z、Counter生成PS向量，由參數(shù)S、P、Z、Counter及DelayState向量生成 DS向量；b) Counter Φ O i,^Counter < 「Ζ/Ρ"1_1，Counter++；ii、DelayState 向量向右移存；iii、由參數(shù) S、P、Z、Counter 生成 PS 向量；iv、由參數(shù) S、P、Z、Counter 及 DelayState 向量生成 DS 向量。上述方案中，所述數(shù)據(jù)輸出單元包括P個(gè)在功能上為PX 3輸入1輸出的多路選擇器MUXi,數(shù)據(jù)輸入端分別與Dtl [P]、D1 [P]、D2 [P]的P X 3個(gè)數(shù)據(jù)相連，MUXi的選擇信號由延遲選擇信號DSi與并行路徑選擇信號PSi組成，i =0,1,...,P-I0為達(dá)到上述目的，本發(fā)明還提供了一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址方法，應(yīng)用于所述的塊旋轉(zhuǎn)方法，其譯碼尋址方法簡化為依次對H矩陣各行塊中非零子矩陣作如下處理a)分別對非零子矩陣在行、列方向進(jìn)行分塊；b)對非零子矩陣在列方向進(jìn)行分塊后的和信息，按照第一種旋轉(zhuǎn)模式進(jìn)行旋轉(zhuǎn)；c)順序讀取以行方向進(jìn)行分塊后的積信息，經(jīng)解壓，與和信息旋轉(zhuǎn)后的有效輸出對應(yīng)構(gòu)成并行度為P的積信息、和信息數(shù)據(jù)流；d)采用行列合并和積運(yùn)算對積信息、和信息數(shù)據(jù)流進(jìn)行更新，算法如下S' mn = Sn-Rmn
權(quán)利要求
1.一種適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)方法，其特征在于，該方法分別以行、列方向?qū)階循環(huán)子矩陣進(jìn)行大小為P的分塊，行、列方向的最后一個(gè)分塊大小為ZmodP，其余分塊大小為P，循環(huán)子矩陣非零元素的行、列序號由循環(huán)子矩陣偏移量決定，分別將行、列方向的非零元素順序分塊表示為Btl，B1, ... ,^Γζ/Ρ1-Ι，同時(shí)將其中一個(gè)方向的分塊表示為 B' ο, B' …，萬'「ζ/中，其中 B' , = 8^ = (/ + 1^^)1^42/7^,3 為這一方向的循環(huán)矩陣偏移量；其中該方法的第一種旋轉(zhuǎn)模式包括非零元素按其中一個(gè)方向以B' ο, B' !,...,5WvpB'。的分塊順序輸入最大延遲為2的移存器組，經(jīng)計(jì)算選擇，以另一個(gè)方向Btl，B1, ...，5ρ屮的分塊順序輸出，根據(jù)參數(shù) S、P、Z及分塊輸出計(jì)數(shù)器Counter，計(jì)算塊延遲信息向量DelayState。，DelayState1, · · ·， DelayStatelzipyi、延遲選擇向量 DS。，DS1,...，DSim 及并行路徑選擇向量 PSQ，PS1,...，PSp^1, 隨B' 2的輸入及當(dāng)前選擇向量得到第一塊有效輸出Btl，以此類推，隨最后一分塊B' J勺輸入及當(dāng)前選擇信號向量得到有效輸出巧ZZZ^2，最后，由一個(gè)虛擬輸入及當(dāng)前選擇信號向量得到最后一塊有效輸出5Pz^1。
2.根據(jù)權(quán)利要求1所述的適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)方法，其特征在于，該方法還包括第二種旋轉(zhuǎn)模式，具體包括非零元素按其中一個(gè)方向以Btl， B1, ...的分塊順序輸入最大延遲為2的移存器組，經(jīng)計(jì)算選擇，以另一個(gè)方向 B' ...,5WpB' C1的分塊順序輸出，根據(jù)參數(shù)S、P、Z及分塊輸出計(jì)數(shù)器Counter， 計(jì)算塊延遲信息向量 DelayState。，DelayState1, . . . ,DelayState[z/py]、延遲選擇向量 DS。， DS1, ... , DSp1及并行路徑選擇向量PSQ，PS1, ... , PSim,隨B1的輸入及當(dāng)前選擇向量得到第一塊有效輸出B' 1；以此類推，隨分塊巧的輸入及當(dāng)前選擇信號向量得到有效輸出 B\zIPyr，隨最后分塊Btl的輸入及當(dāng)前選擇信號向量得到最后一塊有效輸出B'。。
3.根據(jù)權(quán)利要求1所述的適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)方法， 其特征在于，若當(dāng)前延遲選擇向量為DS。，DS1,...，DSp^1,并行路徑選擇向量為PSQ，PS1,...， PSp^1,則選擇DSi指示的分塊中第PSi個(gè)的數(shù)據(jù)作為此時(shí)第i個(gè)Douti輸出數(shù)據(jù)，i = 0， 1，. . .，P-1，輸出向量 Dout。，Dout1, . . .，Doutp1 構(gòu)成一個(gè)輸出分塊。
4.一種適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)裝置，應(yīng)用于權(quán)利要求1 所述的塊旋轉(zhuǎn)方法，其特征在于，該裝置包括兩個(gè)并行度P的移存器組、一個(gè)選擇信號計(jì)算單元和一個(gè)數(shù)據(jù)輸出單元，其中移存器組D1 [P]、D2 [P]分別為與當(dāng)前并行輸入DJP]相比延遲為1、2的移存器組。
5.根據(jù)權(quán)利要求4所述的適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)裝置， 其特征在于，該裝置的選擇信號計(jì)算流程如下a)初始化i、在第一種旋轉(zhuǎn)模式下，Counter隨B'2輸入開始累加計(jì)數(shù)，DelayMate向量初始化， 由參數(shù)S、P、Z、Counter生成PS向量，由參數(shù)S、P、Z、Counter及DelayState向量生成DS向量；ii、在第二種旋轉(zhuǎn)模式下，Counter隨B1輸入開始累加計(jì)數(shù)，DelayState向量初始化， 由參數(shù)S、P、Z、Counter生成PS向量，由參數(shù)S、P、Z、Counter及DelayState向量生成DS向量；b) Counter Φ· 0 i、若
6.根據(jù)權(quán)利要求5所述的適用于準(zhǔn)循環(huán)奇偶校驗(yàn)碼行列合并和積算法的塊旋轉(zhuǎn)裝置， 其特征在于，所述數(shù)據(jù)輸出單元包括P個(gè)在功能上為PX 3輸入1輸出的多路選擇器MUXi, 數(shù)據(jù)輸入端分別與Dtl [P]、D1 [P]、D2 [P]的PX 3個(gè)數(shù)據(jù)相連，MUXi的選擇信號由延遲選擇信號DSi與并行路徑選擇信號PSi組成，i = 0，1，. . .，P-1。
7.一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址方法，應(yīng)用于權(quán)利要求1所述的塊旋轉(zhuǎn)方法，其譯碼尋址方法簡化為依次對H矩陣各行塊中非零子矩陣作如下處理a)分別對非零子矩陣在行、列方向進(jìn)行分塊；b)對非零子矩陣在列方向進(jìn)行分塊后的和信息，按照第一種旋轉(zhuǎn)模式進(jìn)行旋轉(zhuǎn)；c)順序讀取以行方向進(jìn)行分塊后的積信息，經(jīng)解壓，與和信息旋轉(zhuǎn)后的有效輸出對應(yīng)構(gòu)成并行度為P的積信息、和信息數(shù)據(jù)流；d)采用行列合并和積運(yùn)算對積信息、和信息數(shù)據(jù)流進(jìn)行更新，算法如下
8.一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置，應(yīng)用于權(quán)利要求7所述的通用尋址方法，該裝置包括并行塊旋轉(zhuǎn)模塊以及積信息解壓模塊，其中譯碼器根據(jù)碼的最大行重使能以第一種旋轉(zhuǎn)模式并行工作的旋轉(zhuǎn)模塊的數(shù)目，根據(jù)數(shù)據(jù)及計(jì)算單元并行度限制或要求設(shè)置旋轉(zhuǎn)模塊的P參數(shù)。
9.根據(jù)權(quán)利要求8所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置，其特征在于，所述并行旋轉(zhuǎn)模塊以及所述積信息解壓模塊以時(shí)分的方式從連接RAM讀端口與譯碼處理模塊的數(shù)據(jù)總線上得到和信息與積信息，之后分別對兩類信息進(jìn)行塊旋轉(zhuǎn)與解壓縮處理。
10.一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置，應(yīng)用于權(quán)利要求7所述的通用尋址方法，該裝置包括并行塊旋轉(zhuǎn)模塊、H矩陣信息FIFO、積信息FIFO、和信息FIFO以及輸出控制模塊，其中譯碼器根據(jù)碼的最大行重使能以第二種旋轉(zhuǎn)模式并行工作的旋轉(zhuǎn)模塊的數(shù)目，根據(jù)數(shù)據(jù)及計(jì)算單元并行度限制或要求設(shè)置旋轉(zhuǎn)模塊的P參數(shù)。
11.根據(jù)權(quán)利要求10所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置，其特征在于， 所述H矩陣信息FIFO為塊旋轉(zhuǎn)模塊提供循環(huán)子矩陣偏移量信息；所述和信息FIFO存儲B。 分塊的和信息，為塊旋轉(zhuǎn)模塊額外生成一組輸入激勵(lì)；所述積信息FIFO用于暫存積信息，配合輸出控制模塊調(diào)整更新后積信息與和信息輸出數(shù)據(jù)流時(shí)序，使譯碼器可采用時(shí)分的方式在譯碼處理模塊與RAM寫端口連接的數(shù)據(jù)總線上傳輸上述兩類信息。
全文摘要
本發(fā)明公開了一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用尋址裝置及方法，適用于不同大小及偏移量的循環(huán)子矩陣以及不同大小的子矩陣分塊。在某種大小的子矩陣分塊下，利用行塊節(jié)點(diǎn)(列塊節(jié)點(diǎn))向列塊節(jié)點(diǎn)(行塊節(jié)點(diǎn))的映射關(guān)系對節(jié)點(diǎn)順序重組，使按規(guī)律順序輸入的行塊(列塊)節(jié)點(diǎn)在輸出端以按規(guī)律的列塊(行塊)節(jié)點(diǎn)順序輸出。不同節(jié)點(diǎn)信息以時(shí)分的方式共享數(shù)據(jù)總線。利用本發(fā)明，譯碼器具有塊拆分尋址、流水線尋址、循環(huán)尋址的特點(diǎn)，簡化了多模兼容準(zhǔn)循環(huán)奇偶校驗(yàn)碼的譯碼器存儲結(jié)構(gòu)與尋址過程。
文檔編號H04L1/00GK102315902SQ201010227269
公開日2012年1月11日 申請日期2010年7月7日 優(yōu)先權(quán)日2010年7月7日
發(fā)明者李婧, 梁利平, 管武 申請人:中國科學(xué)院微電子研究所