專利名稱：突發(fā)接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光接入系統(tǒng)的PON(Passive Optical Network :無源光纖網(wǎng)絡(luò))，特別 是涉及有效用于接收該PON的上行突發(fā)信號的電路的技術(shù)。
背景技術(shù)：
何謂PON
已知作為光接入系統(tǒng)，在配置于站點一側(cè)的OLT(Optical Line Terminal :光纖線 路終端)和配置于用戶一側(cè)的ONU(Optical Network Unit :光纖網(wǎng)絡(luò)裝置)之間，通過光 分路器等無源地進(jìn)行光信號的合波分波的設(shè)備，以1對n(n為2以上的整數(shù))連接的PON。 圖l表示PON的網(wǎng)絡(luò)結(jié)構(gòu)。
突發(fā)信號
通過光分路器，多路傳送從多個ONU向OLT傳輸?shù)纳闲泄庑盘?。此外，OLT和ONU 之間的距離，即光纖長度不一定相等。因此，在OLT接收的光信號就成為強度大幅變化的突 發(fā)信號。突發(fā)信號的結(jié)構(gòu)
圖2表示0LT接收的突發(fā)信號。突發(fā)信號可以分為有信號區(qū)域和無信號區(qū)域， 有信號區(qū)域又由LaserON區(qū)域、Syncpattern區(qū)域、BurstDelimiter區(qū)域、Data區(qū)域、 BurstTerminator區(qū)域、LaserOFF區(qū)域構(gòu)成(例如非專利文獻(xiàn)1)。
突發(fā)信號接收動作
在OLT的接收機接收LaserON以及Syncpattern時，進(jìn)行自動增益控制、自動閾值 控制、時鐘再生的動作。此外，通過BurstDelimiter的比特圖形檢測，檢測數(shù)據(jù)的開始位 置，通過BurstTerminator,檢測數(shù)據(jù)的結(jié)束位置。 [OOW]波形失真的說明
所謂OLT的接收機接收正確的圖形，是從自動增益控制、自動閾值控制、時鐘再 生完成后開始，直到接收BurstTerminator之前的期間。除此之外的、直到無信號區(qū)域、 LaserON區(qū)域、LaserOFF區(qū)域、Syncpattem區(qū)域的中途接收到的比特圖形與在發(fā)送側(cè)發(fā)送 的比特圖形不同，有可能成為不定圖形。 因此，需要防止在接收到這些不定圖形時，后級的邏輯電路進(jìn)行誤動作。特別是要 防止在錯誤的位置檢測BurstDelimiter。
誤動作防止的現(xiàn)有例子
作為防止這些誤動作的方法，例如已知有專利文獻(xiàn)1或?qū)＠墨I(xiàn)2所記述的方法。
在專利文獻(xiàn)1中，在限幅放大器的后級設(shè)置門電路，在前置放大電路的峰值小于 設(shè)定的值時判定為無信號區(qū)域，切斷門電路的輸出。在圖4中表示了包含本方式的接收電 路。在該方式中，在無信號期間不會向后級的邏輯電路輸出不定的信號輸出。因此，可以防 止無信號期間的、后級的邏輯電路的誤動作。 在專利文獻(xiàn)2中，對專利文獻(xiàn)1進(jìn)行擴展，具備有信號判定電路和計時電路，在判定有信號后，在等待了屏蔽時間后，釋放門電路的輸出。在無信號區(qū)域以及具有占空比失真
的區(qū)域切斷輸出，所以信號輸出可以實現(xiàn)從前端開始失真少的輸出。專利文獻(xiàn)1特開2001-352353號公報專利文獻(xiàn)2特開2006-254061號公報非專利文獻(xiàn)1IEEE802. 3av 但是，在上述現(xiàn)有的方法中，CDR(時鐘數(shù)據(jù)恢復(fù))電路的動作開始，需要等待 到失真變少。因此，無法使接收開始后直到比特同步的同步時間短于Treceiver+Tcdr。 Treceiver是從自動增益控制或自動閾值控制開始后，直到結(jié)束的時間，Tcdr是從CDR電路 的動作開始后，直到在正確的位置輸出比特同步判定的時間。即使輸入包含失真的信號，如 果具有不進(jìn)行誤動作的CDR電路，則可以進(jìn)一步縮短同步時間。 因此，希望即使在具有波形失真的區(qū)域中也能夠進(jìn)行動作，并且不會在錯誤的位 置進(jìn)行比特同步判定的CDR電路。

發(fā)明內(nèi)容
本發(fā)明是鑒于這樣的課題而提出的，其目的在于提供一種包含有即使輸入包含失 真的突發(fā)信號波形，也不會在錯誤的位置進(jìn)行比特同步判定的CDR電路的突發(fā)接收電路。
根據(jù)本發(fā)明說明書的記載以及附圖，本發(fā)明上述以及其他的目的和新的特征將定 會變得更明了。 下面，簡單地說明在本申請公開的發(fā)明中的，具有代表性的方式的概要。
S卩，具有代表性的方式的概要的特征為在突發(fā)接收電路中，具有CDR電路，其根 據(jù)接收到的信號再生時鐘和數(shù)據(jù)；比特同步判定電路，其判定CDR電路是否處于最佳的相 位；波形失真判定電路，其根據(jù)接收到的信號判定是否存在波形失真；以及CDR輸出有效判 定電路，其判定CDR電路的輸出有效還是無效，CDR輸出有效判定電路，根據(jù)比特同步判定 結(jié)果以及波形失真判定結(jié)果，進(jìn)行CDR輸出有效判定。 具體地說，設(shè)置CDR輸出有效判定電路，在沒有波形失真并且比特同步已經(jīng)確立 時，使CDR輸出有效。S卩，僅在沒有波形失真時使比特同步判定為有效，使具有波形失真時 的比特同步判定為無效。后級的邏輯電路因為可以根據(jù)CDR輸出有效判定，判定接收信號 有效還是無效，所以不會進(jìn)行誤動作?；蛘?，可以在CDR輸出的后級設(shè)置門電路，根據(jù)CDR 輸出有效判定，控制門電路的輸出。 下面，簡單地說明通過在本申請公開的發(fā)明中的，具有代表性的方式得到的效果。
S卩，通過具有代表性的方式得到的效果為即使輸入包含失真的突發(fā)信號波形，也 可以通過CDR電路防止后級的邏輯電路的誤動作。此外，通過在突發(fā)信號的有信號區(qū)域中， 在包含波形失真的狀態(tài)下使CDR電路動作，可以縮短同步時間。


圖1說明使用應(yīng)用了本發(fā)明的P0N的光接入系統(tǒng)的結(jié)構(gòu)。
圖2是說明P0N中的上行突發(fā)信號的方框圖。
圖3是說明0LT的突發(fā)信號接收部的結(jié)構(gòu)的方框圖。
圖4是說明現(xiàn)有的突發(fā)同步電路的結(jié)構(gòu)的方框圖。









序圖。




圖5是說明本發(fā)明第一實施方式的突發(fā)同步電路的結(jié)構(gòu)的方框圖。
圖6是說明本發(fā)明第一實施方式的突發(fā)同步電路的動作的時序圖。
圖7是說明本發(fā)明第二實施方式的突發(fā)同步電路的結(jié)構(gòu)的方框圖。
圖8是說明本發(fā)明第二實施方式的突發(fā)同步電路的動作的時序圖。
圖9是說明本發(fā)明第三實施方式的突發(fā)同步電路的結(jié)構(gòu)的方框圖。
圖10是說明本發(fā)明第三實施方式的突發(fā)同步電路的動作的時序圖。
圖11是說明本發(fā)明第四實施方式的突發(fā)同步電路的結(jié)構(gòu)的方框圖。
圖12是說明本發(fā)明第四實施方式的突發(fā)同步電路的動作的時序圖。
圖13(a) 、 (b)是表示本發(fā)明波形失真判定電路的結(jié)構(gòu)例子的方框圖以及時序圖。
圖14(a) 、 (b)是表示本發(fā)明波形失真判定電路的另一結(jié)構(gòu)例子的方框圖以及時
圖15是表示本發(fā)明有信號判定電路的結(jié)構(gòu)例的方框圖。 圖16是表示本發(fā)明比特同步判定電路的結(jié)構(gòu)例的方框圖。 圖17是表示本發(fā)明比特同步電路的另一結(jié)構(gòu)例的方框圖。 圖18(a) 、 (b)是表示本發(fā)明的CDR輸出有效判定電路的結(jié)構(gòu)例子的方框圖。 圖19(a) 、(b)是表示本發(fā)明第三實施方式的CDR復(fù)位控制電路的結(jié)構(gòu)例的方框圖 以及時序圖。 圖20(a) 、 (b)是表示本發(fā)明第三實施方式的CDR復(fù)位控制電路的另一結(jié)構(gòu)例的方
框圖以及時序圖。
符號說明 1-1 l-n 0NU ;20LT ;3光分路器；4-0 4_n光纖；50有信號區(qū)域；51無
信號區(qū)域；60光電變換部；70突發(fā)同步電路；80、S1定界符同步電路；90數(shù)據(jù)處理部；
501Laser ON區(qū)域;502SyncPattern區(qū)域;503BurstDelimiter區(qū)域;504Data區(qū)域; 505BurstTerminator區(qū)域；506LaserOFF區(qū)域；701限幅放大電路；720、721CDR電路；730比 特同步判定電路；731平均值計算電路；732變動量檢測電路；733比較電路；734比特圖形 檢測電路；735比較電路；736門電路；740波形失真判定電路；741振幅檢測電路；742變動 檢測電路；743、745比較電路；746延遲信號生成電路；750、751CDR輸出有效判定電路；760 有信號判定電路；762比較電路；770、771門電路；780CDR復(fù)位控制電路；780延遲信號產(chǎn)生 電路；782邏輯乘電路
具體實施例方式
以下參照附圖對本發(fā)明的實施方式進(jìn)行詳細(xì)說明。在各圖中，對于公共的部分賦 予相同的符號。此外，圖1至圖3雖然作為一般的技術(shù)在背景技術(shù)中應(yīng)用，但也可以用于本 發(fā)明，以下使用這些附圖對本發(fā)明的實施方式進(jìn)行說明。
(第一實施方式) 首先，關(guān)于本發(fā)明的第一實施方式，使用圖1 圖3、圖5、圖6、圖13 圖18等進(jìn) 行說明。 在圖1中表示使用應(yīng)了本發(fā)明的PON的光接入系統(tǒng)的結(jié)構(gòu)。光接入系統(tǒng)具備多個 0NU1(1-1 l-n)、 0LT2、以及光分路器3。光分路器3經(jīng)由光纖4-0與0LT2連接。此外，0NU1 (1-1 1-n)分別經(jīng)由光纖4(4-1 4-n)與光分路器3連接。 從各ONUl (1-1 1-n)向0LT2的信號成為突發(fā)信號。此夕卜，因為ONUl和0LT2的 距離為各種各樣，所以各ONUl發(fā)送的上行光信號的衰減量也為各種各樣。因此，0LT2接收 強度大幅變化的突發(fā)信號。 圖2表示0LT2接收的突發(fā)信號的結(jié)構(gòu)。突發(fā)信號可以分為光輸出幾乎為0 的無信號區(qū)域51和具有光輸出的有信號區(qū)域50。此外，有信號區(qū)域50由LaserON區(qū) 域501、 Syncpattern (SP)區(qū)域502、 BurstDelimiter (BD)區(qū)域503、 Data區(qū)域504、 BurstTerminator(BT)區(qū)域505、 LaserOFF區(qū)域506構(gòu)成。 圖3表示0LT2的突發(fā)信號接收部的結(jié)構(gòu)。突發(fā)信號接收部，由光 電變換部(0/ E)60、突發(fā)同步電路70、定界符同步電路80、數(shù)據(jù)處理部90構(gòu)成。 光*電變換部(0/E)60把從光纖4-0輸入的突發(fā)光信號變換為電信號。 一般來說， 由把光信號變換為電流信號的光電光電二極管、將光電二極管的電流輸出轉(zhuǎn)換為電壓信號 的阻抗變換放大器構(gòu)成。為了確保大的動態(tài)范圍，在光，電變換部60要進(jìn)行自動增益控制。
突發(fā)同步電路70，從光 電變換部60輸入電信號，通過自動閾值控制設(shè)定閾值，以 該閾值為基準(zhǔn)對其進(jìn)行數(shù)字信號化。并且，根據(jù)數(shù)字化后的信號再生時鐘和數(shù)據(jù)，進(jìn)行用于 在接收信號的最佳相位取入的再定時。 定界符同步電路80將接收到的比特圖形與BurstDelimiter區(qū)域503的比特圖形 進(jìn)行比較。在一致時，或者在錯誤比特數(shù)量比規(guī)定的數(shù)量小時，判定BurstDelimiter檢測。
數(shù)據(jù)處理部90根據(jù)定界符同步后的Data區(qū)域504的數(shù)據(jù)信號進(jìn)行處理。
圖5表示本發(fā)明第一實施方式的突發(fā)同步電路的結(jié)構(gòu)。 突發(fā)同步電路70由以下電路構(gòu)成對接收到的信號進(jìn)行放大的限幅放大電路 710 ;根據(jù)接收到的信號再生時鐘和數(shù)據(jù)的CDR電路720 ;判定CDR電路720是否處于最佳 的相位的比特同步判定電路730 ;根據(jù)接收到的信號判定是否存在波形失真的波形失真判 定電路740 ;判定CDR電路720的輸出有效還是無效的CDR輸出有效判定電路750 ;根據(jù)接 收到的信號判定是突發(fā)信號的有信號期間還是無信號期間的有信號判定電路760 ;對限幅 放大電路710的輸出進(jìn)行控制，將其輸出輸入給CDR電路720的門電路770。
在該突發(fā)同步電路70上連接根據(jù)來自CDR電路720的輸出檢測定界符的定界符 同步電路81，包含該突發(fā)同步電路70以及定界符同步電路81的部分是相當(dāng)于成為本發(fā)明 的特征的突發(fā)接收電路的部分。 限幅放大電路710根據(jù)接收到的信號Vin進(jìn)行自動閾值判定，根據(jù)判定的閾值，將 信號放大到一定的振幅。將放大后的信號Vlim輸入給門電路770。 有信號判定電路760，根據(jù)接收到的信號Vin檢測振幅，判定是突發(fā)信號的有信號 區(qū)域50還是無信號區(qū)域51。根據(jù)判定的結(jié)果，輸出信號Vexist。具體地說，在判定為有信 號區(qū)域50時輸出H電平，在判定為無信號區(qū)域51時輸出L電平。 在此，使用圖15說明有信號判定電路760的結(jié)構(gòu)例子。有信號判定電路760，由振 幅檢測電路761和比較電路762構(gòu)成。 振幅檢測電路761，根據(jù)接收到的信號Vin檢測振幅，將振幅電壓Vamp輸入給比 較電路762。比較電路762將輸入的Vamp與閾值電壓Vamp_ref進(jìn)行比較，根據(jù)比較結(jié)果， 輸出信號Vexist。在Vamp > Vamp_ref時，Vexist成為高電平，在Vamp < Vamp_ref時，Vexist成為低電平。 返回圖5，門電路770輸入來自限幅放大電路710的信號Vlim，向CDR電路720 輸出信號Vlim—gate。此外，在來自有信號判定電路760的信號Vexist為高電平時，設(shè)為 Vlim_gate = Vlim，在Vexist為低電平時，設(shè)Vlim_gate =低電平。 CDR電路720輸入來自門電路770的信號Vlim_gate，根據(jù)該信號生成最佳的采樣 時鐘，輸出數(shù)據(jù)信號Vcdr—data和時鐘信號Vcdr—clock。此外，將相位信息(或者數(shù)據(jù)信號 和時鐘信號)輸入給比特同步判定電路730。 比特同步判定電路730，根據(jù)從CDR電路720輸入的信號，判定比特的同步，根據(jù)判
定結(jié)果，輸出信號Vlock。對于接收到的信號，在已成為能夠在最佳的相位進(jìn)行采樣的狀態(tài)
時，稱為比特同步已確立，在成為除此以外的狀態(tài)時，稱之為比特同步偏離。Vlock在比特同
步已確立時，輸出H電平，在比特同步偏離時輸出L電平。 在此，使用圖16、圖17，說明比特同步判定電路730的結(jié)構(gòu)例子。 首先，圖16表示比特同步判定電路730的第一結(jié)構(gòu)例子。該比特同步判定電路
730，根據(jù)作為具有相位比較電路的CDR電路720的輸出的相位信息①，判定比特同步。相
位信息①表示由CDR生成的時鐘信號的相位相對于接收到的數(shù)據(jù)信號，是領(lǐng)先還是滯后的
相位差的信息。在由CDR生成的時鐘信號的相位穩(wěn)定的情況下，認(rèn)為使相位匹配的動作已
完成，設(shè)比特同步已確立。 該比特同步判定電路730由平均值計算電路731、變動量檢測電路732、比較電路 733構(gòu)成。 平均值計算電路731，計算根據(jù)輸入的相位信息①預(yù)先設(shè)定的次數(shù)或者時鐘的平 均①avg。 變動量檢測電路732輸出一定期間的①avg的變動量Oavg_dif 。
比較電路733將Oavg_dif和閾值Oavg_dif_ref進(jìn)行比較，在Oavg_dif <閾 值OaVg_dif_ref時，判定為比特同步確立，輸出Vlock =高電平。在除此以外的情況下， 輸出Vlock =低電平。 然后，圖17表示比特同步判定電路730的第二結(jié)構(gòu)例子。在第二結(jié)構(gòu)例子中，使 用作為CDR電路720的輸出的數(shù)據(jù)信號Vcdr_data和時鐘信號Vcdr_cl0Ck，將接收到的比 特圖形和Sync圖形進(jìn)行比較，來判定比特同步。S卩，根據(jù)Vcdr—data和Vcdr—clock，與預(yù)先 設(shè)定的N比特的圖形進(jìn)行比較，根據(jù)該比較的結(jié)果，在比特錯誤數(shù)量為M比特以下時，進(jìn)行 比特同步判定。 該比特同步判定電路730由比特圖形檢測電路734、比較電路735、門電路736構(gòu)成。 比特圖形檢測電路734，根據(jù)Vcdr_data和Vcdr_clock進(jìn)行0/1判定，將通過判 定得到的比特圖形和SyncPattern進(jìn)行比較。并且，輸出作為比較結(jié)果的比特錯誤數(shù)量 Nerror?？梢灶A(yù)先決定進(jìn)行比較的比特數(shù)。在比較電路735中，將Nerror和預(yù)定設(shè)定的閾值Nerror_ref進(jìn)行比較，在Nerror < Nerror_ref時，判定為比特同步已確立，輸出H電平。比較電路735的輸出僅在正確地 接收了 SyncPattern時成為高電平，在接收BurstDelimitter或Data時成為低電平。
門電路736僅在來自有信號判定電路760的信號Vexist為高電平時，輸出來自比較電路735的輸出電平，在Vexist為低電平時，始終輸出低電平。通過設(shè)置該門電路736， 可以在接收BurstDelimitter或Data時使Vlock成為高電平。 作為比特同步判定電路730，說明了兩個結(jié)構(gòu)例，但也可以在比特同步判定中，組 合上述兩個結(jié)構(gòu)。例如，在CDR生成的時鐘的相位穩(wěn)定，并且接收圖形一致時，判定為比特 同步已確立。 返回圖5，波形失真判定電路740，根據(jù)接收到的信號Vin判定是否存在波形失真， 根據(jù)判定的結(jié)果，輸出信號Vdist。 Vdist在判定為沒有波形失真時輸出高電平，在判定為 具有波形失真時輸出低電平。 在此，使用圖13、圖14說明波形失真判定電路740的結(jié)構(gòu)例以及時序圖。 首先，使用圖13(a)、 (b)說明波形失真判定電路740的第一結(jié)構(gòu)例以及時序圖。
在本結(jié)構(gòu)例中，根據(jù)接收到的信號的振幅變動，判定是否存在波形失真。該波形失真判定電
路740，由振幅檢測電路741、變動檢測電路742、比較電路743構(gòu)成。 振幅檢測電路741，根據(jù)接收到的信號Vin檢測Vamp然后進(jìn)行輸出。變動檢測電 路742檢測振幅電壓Vamp的變動，輸出Vamp_dif比較電路743將電壓Vamp_dif和閾值電 壓Vamp_dif_ref進(jìn)行比較，在Vamp_dif的絕對值小于Vamp_dif_ref的情況下，將Vdist 的輸出為高電平。在除此之外的情況下，使Vdist的輸出為低電平。 后述的圖12也表示了該結(jié)構(gòu)的時序圖，可以確認(rèn)在波形失真少的區(qū)域Vdist成為 高電平。因此，根據(jù)以上的結(jié)構(gòu)，可以根據(jù)接收到的信號判定有或者沒有波形失真。
然后，使用圖14(a) 、 (b)說明波形失真判定電路740的第二結(jié)構(gòu)例子以及時序圖。 在該結(jié)構(gòu)例子中，在檢測到有信號期間后，在一定時間Tmask—disth后判定為沒有波形失 真，如果檢測到有信號期間的結(jié)束則判定為具有波形失真。該波形失真判定電路740由振 幅檢測電路741、比較電路745、延遲信號生成電路747構(gòu)成。 振幅檢測電路741，根據(jù)接收到的信號Vin檢測振幅電壓Vamp并輸出。比較電路 745將電壓Vamp與閾值電壓Vamp_ref進(jìn)行比較，在Vamp比Vamp_ref大時，使Vexist的 輸出成為高電平。在除此之外的情況下，使Vexist的輸出成為低電平。延遲信號生成電路 746，在檢測到Vexist的上升后，在等待預(yù)定時間Tmask—dist后，使Vdist的輸出成為高電 平。此外，當(dāng)檢測到下降時，使Vdist的輸出成為低電平。 返回圖5， CDR輸出有效判定電路750，根據(jù)波形失真判定電路740以及比特同步 判定電路730的判定，判定使CDR輸出有效還是無效。 在此，圖18(a)表示CDR輸出有效判定電路750的結(jié)構(gòu)例子。將在后面敘述圖
18(b)的結(jié)構(gòu)例子。圖18(a)的CDR輸出有效判定電路750僅由邏輯乘電路752構(gòu)成，僅在
來自波形失真判定電路740的信號Vdist以及來自比特同步判定電路730的信號Vlock為
高電平時，使V_enabe成為高電平。在除此之外的情況下，成為低電平。 返回圖5，與突發(fā)同步電路70連接的定界符同步電路81，根據(jù)來自CDR輸出有效
判定電路750的信號V—enable，判定定界符同步判定的結(jié)果的有效或無效。S卩，僅在V—
enable為高電平時，使定界符同步判定結(jié)果為有效。 然后，使用圖6的時序圖說明突發(fā)同步電路70的動作。 時序圖表示接收光信號、向突發(fā)同步電路輸入的信號Vin、 Vin的振幅檢測值 Vamp、有效信號判定結(jié)果Vexist、波形失真判定結(jié)果Vdist、門電路的輸出Vlim_gate、 CDR的生成時鐘的相位①avg、比特同步判定結(jié)果Vlock、 CDR輸出有效判定結(jié)果V_enable、 CDR 電路的數(shù)據(jù)輸出Vcdr—data的各信號。 時序圖中帶有網(wǎng)格的部分表示波形失真，或者為不定的輸出。 首先，說明突發(fā)接受開始的動作。因為通過接收到接收光信號的光，電變換部進(jìn)行 自動增益調(diào)整，所以在Vin的突發(fā)的開始位置，波形的振幅大幅地變動。受該影響，振幅檢 測電路的輸出Vamp大幅地變化。 一般地，在振幅檢測電路中，受到之前接收到的振幅的影 響而發(fā)生變化，所以當(dāng)Vin的振幅穩(wěn)定時，Vamp的輸出也在延遲一定時間后穩(wěn)定。此外，在 限幅放大電路中，因為自動進(jìn)行閾值檢測，所以在閾值穩(wěn)定之前包含具有較多失真的波形。 因此，Vlim的輸出以及Vlim_gate的輸出在接收剛剛開始后(tl t3)包含失真。
CDR電路因為在接收波形的邊沿進(jìn)行動作，所以CDR動作從tl開始。在tl t3 中，相位①avg在包含失真的區(qū)域中，有可能在錯誤的相位暫時穩(wěn)定，比特同步判定電路有 可能在時刻t2錯誤地判斷為比特同步確立。當(dāng)波形失真變小時，CDR使相位變化。當(dāng)相位 變化時，比特同步判定電路判定為偏離。并且，當(dāng)經(jīng)過了時間時，CDR穩(wěn)定在正確的相位位 置。比特同步判定電路在t4再次進(jìn)行同步確立，這樣，當(dāng)在有波形失真的狀態(tài)下使CDR動 作時就錯誤地進(jìn)行了比特同步確立，因為根據(jù)比特同步確立后級的邏輯電路進(jìn)行動作，所 以就會引起邏輯電路的誤動作。 在本發(fā)明的實施方式中，因為結(jié)合波形失真判定和比特同步判定來判定CDR輸出 有效，所以可以識別為在t2的比特同步確立判定為錯誤，在t4的比特同步確立判定為正 確。因此，通過根據(jù)CDR輸出有效判定使后級的邏輯電路動作，即使在具有波形失真的區(qū) 域使CDR動作，也可以防止通過邏輯電路的誤動作。此外，因為根據(jù)具有波形失真的狀態(tài) 使CDR動作，所以與波形失真消失后使CDR動作的情況相比，到進(jìn)行比特同步確立的時間變 短。 下面說明在突發(fā)信號結(jié)束的動作。在Laser0ff區(qū)域中，因為Vin的振幅變動，所 以Vamp減少。波形失真電路判定為具有波形失真。因此，V—enable在t4 t7成為有效。 此外，當(dāng)進(jìn)入到無信號區(qū)域時，因為沒有振幅的變動，所以Vdist成為高電平。此外，比特同 步判定電路從Laser0ff開始無信號期間輸出不定，所以V—enable成為不定輸出，但是在本 發(fā)明中，因為Vlim—gate的輸出始終為低電平，所以在無信號期間，后級的邏輯電路不進(jìn)行 誤動作。 因此，在本實施方式中，即使在具有波形失真的狀態(tài)下使CDR動作，后級的邏輯電 路也不會誤動作。即，設(shè)置比特同步判定電路730、波形失真判定電路740、CDR輸出有效判 定電路750等，僅在沒有波形失真時使比特同步判定為有效，使具有波形失真時的比特同 步判定為無效，由此即使輸入了包含失真的信號波形，也可以通過CDR電路720防止后級的 邏輯電路的誤動作。
(第二實施方式) 然后，使用圖7、圖8、圖9說明本發(fā)明的第二實施方式。以和第一實施方式的不同 為中心來進(jìn)行說明。 使用圖7說明第二實施方式的突發(fā)同步電路70的結(jié)構(gòu)。與第一實施方式的不同 在于取消了限幅放大電路710后級的門電路，將有信號判定電路760的輸出輸入給CDR輸 出有效判定電路751。
此外，圖18(b)表示CDR輸出有效判定電路751的結(jié)構(gòu)例子。在本結(jié)構(gòu)中，由邏輯 電路753構(gòu)成，在來自有信號判定電路760的信號Vexist、來自波形失真判定電路740的信 號Vdist、來自比特同步判定電路730的信號Vlock全部為高電平時，使V—enable為高電 平，在除此之外的情況下，成為低電平。 使用圖8的時序圖說明本結(jié)構(gòu)的動作。動作大概與第一實施方式相同，但V— enable和Vcdr_data的輸出與第一實施方式不同。 在該結(jié)構(gòu)中，因為在限幅放大電路710的后級沒有設(shè)置門電路，所以在無信號期 間t8 t9期間，存在Vcdr_data的不定輸出。此外，因為在CDR輸出有效判定中使用 Vexist，所以在無信號期間t8 t9，沒有V_enable的不定輸出。 因此，在本實施方式中，在具有波形失真的期間以及無信號期間，CDR的數(shù)據(jù)輸出 變得不定，但是CDR有效判定限于不存在有信號期間的波形失真的期間。因此，與第一實施 方式相同，可以防止后級的邏輯電路的誤動作。
(第三實施方式) 然后，使用圖9、圖10、圖19、圖20說明本發(fā)明的第三實施方式。以和第一實施方 式的不同為中心進(jìn)行說明。 使用圖9說明第三實施方式的突發(fā)同步電路70的結(jié)構(gòu)。在第一、第二實施方式中， 關(guān)于CDR電路沒有特別設(shè)置限制，但在本結(jié)構(gòu)中，使用帶有復(fù)位輸入的CDR電路721。此外， 新設(shè)置了生成CDR的復(fù)位定時的CDR復(fù)位控制電路780。CDR電路721當(dāng)接收到來自CDR復(fù)位控制電路780的復(fù)位輸入CDRreset時，為了 突發(fā)信號進(jìn)行高速地使相位匹配的動作，在此之后，切換為高精度地使相位匹配的動作。
CDR復(fù)位控制電路780生成對CDR電路721輸入的復(fù)位信號CDRreset 。使用Vexsit 的上升、或者Vdist的上升來生成該復(fù)位信號CDRreset。 在此，使用圖19 (a) 、 (b)說明CDR復(fù)位控制電路780的第一結(jié)構(gòu)例子以及時序圖。 CDR復(fù)位控制電路780由延遲信號產(chǎn)生電路781構(gòu)成。延遲信號產(chǎn)生電路781檢測輸入信號 Vexsit的上升，在等待預(yù)先設(shè)定的延遲時間Tmask CDRreset后，輸出復(fù)位信號CDRreset。 在本說明中，CDR電路721因為檢測復(fù)位信號的上升，所以只要復(fù)位信號的脈沖寬度在進(jìn)行 動作的范圍內(nèi)，幾個復(fù)位信號都可以。 使用圖20(a) 、 (b)說明CDR復(fù)位控制電路780的第二結(jié)構(gòu)例子以及時序圖。CDR 復(fù)位控制電路780在具備邏輯乘電路782的結(jié)構(gòu)中，使用Vexsit和Vdist的信號，生成復(fù) 位信號CDRreset。在本結(jié)構(gòu)中，在Vexsit為高電平時，在檢測到Vdist的上升時，輸出復(fù)位 信號CDRreset。 使用圖10的時序圖說明第三實施方式的突發(fā)同步電路70的動作。在此，作為CDR 復(fù)位控制電路，作為是第一結(jié)構(gòu)例的情況來進(jìn)行說明。 與第一實施方式不同，CDR電路的動作開始不是從接收到Vlim_gate的輸出開始， 而是從在時刻t10檢測到復(fù)位信號CDRreset的上升后開始。在剛剛接收到該復(fù)位信號 CDRreset后，進(jìn)行高速地使相位匹配的動作。在該情況下，也有可能在錯誤的相位進(jìn)行同步 確立。因此，在時刻t2， Vlock成為高電平。因為之后移動到正確的相位，所以比特同步偏 離。當(dāng)在正確的相位穩(wěn)定時，就成為比特同步確立。與第一實施方式相同，CDR輸出有效判 定在波形失真穩(wěn)定，并且在比特同步已確立的時刻t4成為有效，所以可以防止后級的邏輯電路的誤動作。 因此，在本實施方式中，通過恰當(dāng)?shù)乜刂艭DR的復(fù)位定時，可以幾乎在波形失真消 失的同時，確立比特同步。 此外，關(guān)于CDR的復(fù)位定時和同步時間，如下所述。例如，當(dāng)CDR的復(fù)位定時早時， 高速地使相位匹配的動作在波形失真大的狀態(tài)下結(jié)束。因此，在相位有很大不同的狀態(tài)下， 轉(zhuǎn)移到高精度地使相位匹配的動作。因此，高精度地使相位匹配的動作時間變長，從波形失 真消失后到使相位匹配有可能花費很多時間。結(jié)果，同步時間有可能變長。另一方面，當(dāng) CDR的復(fù)位定時晚，在波形幾乎穩(wěn)定的狀態(tài)下開始時，雖然從CDR動作開始到比特同步的時 間短，但等待到波形失真消失的時間變長，所以同步時間變長。 當(dāng)在最佳的定時施加復(fù)位時，在具有波形失真的程度小的狀態(tài)下高速地使相位匹 配，然后轉(zhuǎn)移到高精度地使相位匹配的動作。如果可以在波形失真消失的同時確立相位同 步，則可以使同步時間為最短。 因此，在本實施方式中，通過在突發(fā)信號的有信號區(qū)域中在包含波形失真的狀態(tài) 下使CDR電路動作，可以縮短同步時間。 根據(jù)本實施方式，與復(fù)位定時無關(guān)，可以防止錯誤的比特同步判定。
(第四實施方式) 然后，使用圖11、圖12說明本發(fā)明的第四實施方式。以和第一實施方式的不同為 中心進(jìn)行說明。 使用圖11說明第四實施方式中的突發(fā)同步電路70的結(jié)構(gòu)。與第一實施方式的不 同在于在CDR電路720的后級具備門電路771，門電路771根據(jù)CDR輸出有效判定電路750 的輸出V—enable，切換輸出。此外，在第一實施方式中，定界符同步電路80，需要根據(jù)CDR 輸出有效判定電路750的輸出V_enable切換動作，但在本實施方式中，不需要動作切換，可 以始終進(jìn)行定界符同步的動作。 門電路771，在V_enable為高電平時，成為Vcdr_data_gate = Vcdr_data、 Vcdr_ clock—gate = Vcdr_clock。另——方面，在V_enable為低電平時，Vcdr_data_gate =電平、 Vcdr_clock_gate = Vcdr_clock。 使用圖12的時序圖說明第四實施方式的突發(fā)同步電路70的動作。與第一實施方 式的不同在于向定界符同步電路80輸入的信號Vcdr—data—gate，在無信號期間以及判定 為具有波形失真的期間，沒有不定輸出。因此，可以使定界符同步電路80與CDR輸出有效 判定無關(guān)地進(jìn)行動作。 因此，在本實施方式中，即使在具有波形失真的狀態(tài)下使CDR動作，后級的邏輯電 路也不會誤動作。此外，可以使后級的邏輯電路與CDR輸出有效判定無關(guān)地進(jìn)行動作，所以 可以使后級的邏輯電路簡單。 以上，根據(jù)實施方式具體地說明了發(fā)明人作成的發(fā)明，但不言而喻，本發(fā)明并不限 于所述實施方式，在不超出其主旨的范圍內(nèi)可以進(jìn)行各種變更。 例如，在所述實施方式的說明中，使用了 10GE-P0N(IEEE802. 3av)中的幀形式進(jìn) 行了說明，但還可以同樣地對GE-P0N(IEEE802. 3ah)或GE-PON中的幀形式應(yīng)用本發(fā)明。此 外，雖然以PON中的上行突發(fā)信號為前提進(jìn)行了說明，但還可以應(yīng)用于使用光開關(guān)的光接 入中的下行突發(fā)信號。
本發(fā)明用于接收光接入系統(tǒng)的PON的上行突發(fā)信號的電路是有效的，但還可以用 于使用光開關(guān)的光接入中的下行突發(fā)信號。
權(quán)利要求
一種突發(fā)接收電路，其特征在于，具備CDR電路，其根據(jù)接收到的信號再生時鐘和數(shù)據(jù)；比特同步判定電路，其判定所述CDR電路是否處于最佳的相位；波形失真判定電路，其根據(jù)接收到的信號判定是否存在波形失真；以及CDR輸出有效判定電路，其判定所述CDR電路的輸出有效還是無效，所述CDR輸出有效判定電路，根據(jù)來自所述比特同步判定電路的比特同步判定結(jié)果以及來自所述波形失真判定電路的波形失真判定結(jié)果，進(jìn)行CDR輸出有效判定。
2. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 還具備限幅放大電路，其對接收到的信號進(jìn)行放大；有信號判定電路，其根據(jù)接收到的信號判斷是突發(fā)信號的有信號期間還是無信號期 間；以及限幅用門電路，其控制所述限幅放大電路的輸出，將該輸出輸入給所述CDR電路， 所述限幅用門電路根據(jù)來自所述有信號判定電路的有信號判定結(jié)果，控制限幅用門輸出。
3. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 還具有限幅放大電路，其對接收到的信號進(jìn)行放大；以及有信號判定電路，其根據(jù)接收到的信號判定是突發(fā)信號的有信號期間還是無信號期間，所述CDR輸出有效判定電路，根據(jù)來自所述比特同步判定電路的比特同步判定結(jié)果、 來自所述波形失真判定電路的波形失真判定結(jié)果、以及來自所述有信號判定電路的有信號 判定結(jié)果，進(jìn)行CDR輸出有效判定。
4. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于，還具有CDR復(fù)位控制電路，其生成輸入給所述CDR電路的復(fù)位信號， 所述CDR電路，根據(jù)所述復(fù)位信號切換該CDR電路的動作。
5. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 還具備定界符同步電路，其根據(jù)來自所述CDR電路的輸出檢測定界符， 所述定界符同步電路，根據(jù)來自所述CDR輸出有效判定電路的CDR輸出有效判定結(jié)果，切換是否使定界符同步判定動作。
6. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 還具備CDR用門電路，其控制所述CDR電路的輸出； 定界符同步電路，其檢測定界符，所述CDR用門電路，根據(jù)來自所述CDR輸出有效判定電路的CDR輸出有效判定結(jié)果，控 制門的輸出。
7. 根據(jù)權(quán)利要求2所述的突發(fā)接收電路，其特征在于， 所述有信號判定電路，具備振幅檢測電路，其檢測所述接收到的信號的振幅；以及比較電路，其將所述振幅檢測電路的輸出電壓與閾值電壓進(jìn)行比較，根據(jù)該比較結(jié)果 判定是否為有信號。
8. 根據(jù)權(quán)利要求3所述的突發(fā)接收電路，其特征在于， 所述有信號判定電路，具備振幅檢測電路，其檢測所述接收到的信號的振幅；以及比較電路，其將所述振幅檢測電路的輸出電壓與閾值電壓進(jìn)行比較，根據(jù)該比較結(jié)果 判定是否為有信號。
9. 根據(jù)權(quán)利要求1所述的突發(fā)接收電路，其特征在于，所述CDR電路具備相位比較電路，所述比特同步判定電路，根據(jù)所述相位比較電路輸出的相位差，進(jìn)行比特同步判定。
10. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于，所述比特同步判定電路，根據(jù)所述CDR電路輸出的數(shù)據(jù)信號和時鐘信號，與預(yù)先設(shè)定 的N比特的圖形進(jìn)行比較，在該比較結(jié)果是比特錯誤數(shù)為M比特以下時，進(jìn)行比特同步判定。
11. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 所述波形失真判定電路，具備振幅檢測電路，其檢測所述接收到的信號的振幅；變動檢測電路，其根據(jù)所述振幅檢測電路的輸出檢測振幅的變動；以及 比較電路，其根據(jù)來自所述變動檢測電路的振幅變動值，判定是否存在波形失真。
12. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 所述波形失真判定電路，具備振幅檢測電路，其檢測所述接收到的信號的振幅；比較電路，其將來自所述振幅檢測電路的輸出值與閾值進(jìn)行比較；以及 延遲信號生成電路，其根據(jù)來自所述比較電路的比較結(jié)果，判定是否存在波形失真，在 判定為存在波形失真后，在經(jīng)過設(shè)定的時間后，判定為沒有波形失真。
13. 根據(jù)權(quán)利要求l所述的突發(fā)接收電路，其特征在于， 所述CDR輸出有效判定電路，在來自所述波形失真判定電路的波形失真判定結(jié)果為沒有波形失真，并且，來自所述 比特同步判定電路的比特同步判定結(jié)果為比特同步確立時，將CDR輸出判定為有效， 在除此之外的情況下，將CDR輸出判定為無效。
14. 根據(jù)權(quán)利要求3所述的突發(fā)接收電路，其特征在于， 所述CDR輸出有效判定電路，在來自所述波形失真判定電路的波形失真判定結(jié)果為沒有波形失真，并且，來自所述 比特同步判定電路的比特同步判定結(jié)果為比特同步確立，并且來自所述有信號判定電路的 有信號判定結(jié)果為有信號時，將CDR輸出判定為有效，在除此之外的情況下，將CDR輸出判定為無效。
15. 根據(jù)權(quán)利要求4所述的突發(fā)接收電路，其特征在于，所述CDR復(fù)位控制電路，檢測來自所述有信號判定電路的輸出信號的上升，在檢測到該上升后延遲預(yù)先設(shè)定的時間后，輸出CDR復(fù)位信號。
16.根據(jù)權(quán)利要求4所述的突發(fā)接收電路，其特征在于，所述CDR復(fù)位控制電路，根據(jù)來自所述有信號判定電路的輸出信號和來自所述波形失 真判定電路的輸出信號，輸出CDR復(fù)位信號。
全文摘要
本發(fā)明提供一種突發(fā)接收電路，其包含即使輸入包含失真的突發(fā)信號波形，也不會在錯誤的位置進(jìn)行比特同步判定的CDR電路。在突發(fā)接收電路中，具有CDR電路(720)，其根據(jù)接收到的信號再生時鐘和數(shù)據(jù)；比特同步判定電路(730)，其判定CDR電路720是否處于最佳的相位；波形失真判定電路(740)，其根據(jù)接收到的信號判定是否存在波形失真；以及CDR輸出有效判定電路(750)，其判定CDR電路(720)的輸出有效還是無效，CDR輸出有效判定電路(750)，根據(jù)比特同步判定結(jié)果以及波形失真判定結(jié)果，進(jìn)行CDR輸出有效判定。
文檔編號H04Q11/00GK101783706SQ20101000318
公開日2010年7月21日 申請日期2010年1月14日 優(yōu)先權(quán)日2009年1月16日
發(fā)明者柳生正義, 棲川淳, 池田博樹 申請人:株式會社日立制作所