專利名稱：3g移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置，屬于光網(wǎng) 絡(luò)數(shù)字通訊技術(shù)領(lǐng)域，特別是光網(wǎng)絡(luò)數(shù)字通訊級(jí)聯(lián)裝置。
背景技術(shù)：
隨著城市里移動(dòng)用戶的飛速增加以及高層建筑越來越多，話務(wù)密度和覆蓋要求 也不斷上升，這些建筑物規(guī)模大、質(zhì)量好，對(duì)移動(dòng)電話信號(hào)有很強(qiáng)的屏蔽作用。在大 型建筑物的底層、地下商場(chǎng)、地下停車場(chǎng)等環(huán)境下，移動(dòng)通信信號(hào)弱，手機(jī)無法正常使 用，形成了移動(dòng)通信的盲區(qū)和陰影區(qū)；在中間樓層，由于來自周圍不同基站信號(hào)的重 疊，產(chǎn)生乒乓效應(yīng)，手機(jī)頻繁切換，甚至掉話，嚴(yán)重影響了手機(jī)的正常使用；在建筑物 的高層，由于受基站天線的高度限制，無法正常覆蓋，也是移動(dòng)通信的盲區(qū)。如果采用 傳統(tǒng)的電纜+干線放大器的解決方案，需要鋪設(shè)大量的電纜，成本高昂，同時(shí)需要增加 干線放大器補(bǔ)償電纜帶來的功率損耗，在進(jìn)一步增加成本的同時(shí)，也增加了基站上行信 號(hào)的干擾，影響了基站覆蓋效果，減小基站覆蓋半徑。而由于光端機(jī)具有傳輸損耗小、成本低廉、不會(huì)引入新的干擾等優(yōu)點(diǎn)，特別適 合于室內(nèi)覆蓋系統(tǒng)，一端(近端)配合射頻模塊完成對(duì)基站信號(hào)的獲取和發(fā)送，另一端 (遠(yuǎn)端)配合射頻模塊完成對(duì)手機(jī)信號(hào)的獲取和發(fā)送，近端與遠(yuǎn)端之間的數(shù)據(jù)傳送采用 CPRI(The Common Public Radio Interface,通用公共無線電接口)標(biāo)準(zhǔn)光接口，兩端配
合起來實(shí)現(xiàn)基站信號(hào)拉遠(yuǎn)覆蓋至室內(nèi)熱點(diǎn)區(qū)域，解決第三代移動(dòng)通信系統(tǒng)室內(nèi)覆蓋的難 題，具有較好的社會(huì)效益和經(jīng)濟(jì)效益。近端與遠(yuǎn)端之間可以有星型、鏈型、環(huán)型等多種連接方式，以滿足網(wǎng)絡(luò)靈活組 網(wǎng)的需求，適應(yīng)廣泛的應(yīng)用場(chǎng)合。對(duì)于鐵路、高速公路、海岸線等窄長(zhǎng)底線，可以通 過遠(yuǎn)端間的級(jí)聯(lián)，并采用定向天線覆蓋，遠(yuǎn)端級(jí)聯(lián)示意圖如附圖1所示。遠(yuǎn)端級(jí)聯(lián)實(shí) 現(xiàn)的難點(diǎn)在上行鏈路，各級(jí)遠(yuǎn)端需要將本級(jí)和下一級(jí)的上行數(shù)據(jù)合并后再發(fā)送給上一級(jí) 或近端，傳統(tǒng)的方法是使用4個(gè)高深度存儲(chǔ)單元分別緩存本級(jí)和下一級(jí)上行鏈路中的 AXC (Antenna Carrier,天線載波)和 C&M (Control and Management,控制和管理)數(shù)據(jù)， 然后根據(jù)CPRI協(xié)議分時(shí)發(fā)送4個(gè)存儲(chǔ)單元中的數(shù)據(jù)，該方法需要的資源多，時(shí)序控制復(fù) 雜，不利于系統(tǒng)小型化，進(jìn)而增加產(chǎn)品成本壓力。
發(fā)明內(nèi)容本實(shí)用新型目的是為了克服傳統(tǒng)方法存在的缺陷，提供一種資源少、實(shí)現(xiàn)簡(jiǎn) 單、穩(wěn)定性高、有利于系統(tǒng)小型化的3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置。本實(shí)用新型的技術(shù)方案本實(shí)用新型的3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí) 現(xiàn)的裝置依次包括前端接口、數(shù)據(jù)存儲(chǔ)及CPRI協(xié)議解析處理單元、后端接口，其前端接 口和后端接口是激光器，數(shù)據(jù)存儲(chǔ)及CPRI協(xié)議解析處理單元采用FPGA模塊，由ARM 模塊對(duì)FPGA模塊控制；第一激光器負(fù)責(zé)下行鏈路數(shù)據(jù)的接收和上行鏈路數(shù)據(jù)的發(fā)送，
3以完成本級(jí)遠(yuǎn)端與近端或上一級(jí)遠(yuǎn)端的通信；FPGA模塊中包括CPRI協(xié)議解析處理單 元、同步檢測(cè)模塊、數(shù)據(jù)合成模塊、DPRAM數(shù)據(jù)緩存模塊、CPRI協(xié)議組幀模塊；具體 為(1)與近端或上一級(jí)遠(yuǎn)端連接的第一激光器通過第一串/并轉(zhuǎn)換模塊與CPRI協(xié) 議解析處理單元通信連接；(2) CPRI協(xié)議解析處理單元的輸出通過第一并/串轉(zhuǎn)換模塊與第二激光器連接， 第二激光器與下一級(jí)遠(yuǎn)端通信連接；(3)第二激光器的輸出通過第二串/并轉(zhuǎn)換模塊與同步檢測(cè)模塊連接；(4)同步檢測(cè)模塊的輸出分別與數(shù)據(jù)合成模塊和DPRAM數(shù)據(jù)緩存模塊連接；(5)數(shù)據(jù)合成模塊的輸出通過第二并/串轉(zhuǎn)換模塊與第一激光器連接；(6)ARM模塊與CPRI協(xié)議組幀模塊通信連接；CPRI協(xié)議組幀模塊的輸出與 DPRAM數(shù)據(jù)緩存模塊連接；DPRAM數(shù)據(jù)緩存模塊與數(shù)據(jù)合成模塊連接；(7) CPRI協(xié)議組幀模塊的輸入還與各級(jí)遠(yuǎn)端AXC數(shù)據(jù)線連接。本實(shí)用新型的優(yōu)點(diǎn)核心處理芯片F(xiàn)PGA使用的資源少、功耗低，穩(wěn)定性高， 且利于實(shí)現(xiàn)和調(diào)試。

圖1為3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置框圖。圖2為本實(shí)用新型所采用的主要步驟流程圖。
具體實(shí)施方式
本實(shí)用新型以DSP (Digital Signal Processing，數(shù)字信號(hào)處理)技術(shù)為核心，該裝 置利用FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)實(shí)現(xiàn)兩路上行數(shù)據(jù)的
合并，其中以下一級(jí)遠(yuǎn)端上行IOms數(shù)據(jù)幀頭為基準(zhǔn)，使用1個(gè)FPGA內(nèi)部DPRAM (Dual PortRAM,雙端口隨機(jī)存取存儲(chǔ)器)緩存本級(jí)上行數(shù)據(jù)，通過調(diào)節(jié)DPRAM的輸出時(shí)刻以 實(shí)現(xiàn)兩級(jí)上行IOms數(shù)據(jù)幀頭的對(duì)齊，最后利用邏輯相加的運(yùn)算方法實(shí)現(xiàn)兩路上行數(shù)據(jù)的 合并，從而為級(jí)聯(lián)中的下一級(jí)遠(yuǎn)端提供正常的上行數(shù)據(jù)通道，實(shí)現(xiàn)多級(jí)遠(yuǎn)端級(jí)聯(lián)功能。
以下結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步說明。在圖1所示的裝置中，前端接口和后端接口是激光器，數(shù)據(jù)存儲(chǔ)及CPRI協(xié)議解 析處理單元采用FPGA模塊，由ARM模塊對(duì)FPGA模塊控制；第一激光器負(fù)責(zé)下行鏈路 數(shù)據(jù)的接收和上行鏈路數(shù)據(jù)的發(fā)送，以完成本級(jí)遠(yuǎn)端與近端或上一級(jí)遠(yuǎn)端的通信；FPGA 模塊中包括1)第一、第二串/并轉(zhuǎn)換模塊，負(fù)責(zé)完成將高速差分串行信號(hào)轉(zhuǎn)換成并行數(shù) 據(jù)，并完成8B/10B解碼；2)CPRI協(xié)議解析模塊，負(fù)責(zé)接收來自近端或者上一級(jí)遠(yuǎn)端的數(shù)據(jù)，提取出本級(jí) 所需的AXC和C&M數(shù)據(jù)，同時(shí)將下行完整的CPRI數(shù)據(jù)幀轉(zhuǎn)發(fā)給下一級(jí)遠(yuǎn)端；3)第一、第二并/串轉(zhuǎn)換模塊，負(fù)責(zé)完成將并行數(shù)據(jù)轉(zhuǎn)換成高速差分串行信 號(hào)，并完成8B/10B編碼；4) CPRI協(xié)議組幀模塊，負(fù)責(zé)將本級(jí)AXC和C&M數(shù)據(jù)按照CPRI協(xié)議組成本級(jí)上行IOms幀1，發(fā)送給DPRAM數(shù)據(jù)緩存模塊；5) DPRAM數(shù)據(jù)緩存模塊，負(fù)責(zé)緩存本級(jí)上行IOms幀1，以根據(jù)下一級(jí)上行數(shù) 據(jù)調(diào)整本級(jí)上行數(shù)據(jù)時(shí)延，在下一級(jí)上行IOms數(shù)據(jù)幀頭到來時(shí)從DPRAM讀出本級(jí)上行 IOms數(shù)據(jù)，然后通過寄存器微調(diào)以實(shí)現(xiàn)兩級(jí)上行數(shù)據(jù)的對(duì)齊，該模塊輸出的數(shù)據(jù)發(fā)送給 數(shù)據(jù)合成模塊；6)同步檢測(cè)模塊，負(fù)責(zé)檢測(cè)下一級(jí)上行IOms數(shù)據(jù)幀頭，輸出給DPRAM數(shù)據(jù)緩 存模塊觸發(fā)DPRAM的讀使能，同時(shí)將下一級(jí)上行IOms數(shù)據(jù)幀1發(fā)送給數(shù)據(jù)合成模塊；7)數(shù)據(jù)合成模塊，負(fù)責(zé)將本級(jí)上行IOms數(shù)據(jù)幀2和下一級(jí)上行IOms數(shù)據(jù)幀2 進(jìn)行數(shù)據(jù)合并，具體方法是將本級(jí)上行IOms數(shù)據(jù)幀2中其它各級(jí)遠(yuǎn)端AXC和C&M數(shù)據(jù) 全部清零，只保留CPRI協(xié)議中的定時(shí)控制信息和本級(jí)AXC和C&M數(shù)據(jù)，相應(yīng)地，將下 一級(jí)上行IOms數(shù)據(jù)幀2中用于發(fā)送本級(jí)AXC和C&M的數(shù)據(jù)全部清零，然后將兩路數(shù)據(jù) 在時(shí)間上串行相加即可完成數(shù)據(jù)合成，得到一個(gè)上行IOms數(shù)據(jù)幀發(fā)送給近端或上一級(jí)遠(yuǎn) 端；ARM現(xiàn)場(chǎng)可編程門陣列模塊負(fù)責(zé)從C&M通道接收近端配置下來的控制信息， 并通過寄存器配置給FPGA模塊；第二激光器負(fù)責(zé)下行鏈路數(shù)據(jù)的發(fā)送和上行鏈路數(shù)據(jù)的接收，以完成本級(jí)遠(yuǎn)端 與下一級(jí)遠(yuǎn)端的通信。在圖1所示的裝置中，各級(jí)遠(yuǎn)端C&M數(shù)據(jù)在CPRI IOms數(shù)據(jù)幀的HDLC通道分
時(shí)傳輸，對(duì)于行鏈路，由于IOms數(shù)據(jù)幀采用廣播方式傳送，所以不需要對(duì)下行C&M數(shù) 據(jù)調(diào)度。但是對(duì)于上行鏈路，在對(duì)兩路上行C&M數(shù)據(jù)合成時(shí)，需要采用調(diào)度機(jī)制避免兩 路同時(shí)上傳的C&M數(shù)據(jù)產(chǎn)生沖突。具體的方法是實(shí)時(shí)檢測(cè)本級(jí)是否需要發(fā)送上行C&M 數(shù)據(jù)，如果有則優(yōu)先發(fā)送本級(jí)上行C&M數(shù)據(jù)，而緩存下一級(jí)上行C&M數(shù)據(jù)，直到本級(jí) 上行C&M數(shù)據(jù)發(fā)送完畢HDLC通道處于空閑狀態(tài)，再重新發(fā)送下一級(jí)上行C&M數(shù)據(jù)。FPGA的數(shù)據(jù)合成模塊負(fù)責(zé)將本級(jí)上行IOms數(shù)據(jù)幀2和下一級(jí)上行IOms數(shù)據(jù)幀 2進(jìn)行數(shù)據(jù)合并，具體方法是將本級(jí)上行IOms數(shù)據(jù)幀2中其它各級(jí)遠(yuǎn)端AXC和C&M數(shù) 據(jù)全部清零，只保留CPRI協(xié)議中的定時(shí)控制信息和本級(jí)AXC和C&M數(shù)據(jù)，相應(yīng)地，將 下一級(jí)上行IOms數(shù)據(jù)幀2中用于發(fā)送本級(jí)AXC和C&M的數(shù)據(jù)全部清零，然后將兩路數(shù) 據(jù)在時(shí)間上串行相加即可完成數(shù)據(jù)合成，得到一個(gè)上行IOms數(shù)據(jù)幀發(fā)送給近端或上一級(jí) 遠(yuǎn)端。在數(shù)據(jù)合成前需要對(duì)兩個(gè)上行IOms數(shù)據(jù)幀頭的距離進(jìn)行判斷，需要使用FPGA 內(nèi)部系統(tǒng)工作時(shí)鐘122.88MHz信號(hào)作為基準(zhǔn)進(jìn)行測(cè)量。FPGA接收來自下一級(jí)上行數(shù)據(jù)， 以下一級(jí)IOms數(shù)據(jù)幀頭的上升沿啟動(dòng)FPGA內(nèi)設(shè)置的計(jì)數(shù)器開始計(jì)數(shù)，同時(shí)FPGA還接 收本級(jí)上行數(shù)據(jù)，以本級(jí)IOms數(shù)據(jù)幀頭的上升沿終止計(jì)數(shù)器計(jì)數(shù)，此時(shí)計(jì)數(shù)器內(nèi)所統(tǒng)計(jì) 的122.88MHz時(shí)鐘的數(shù)量就是兩幀頭之間的距離d。確定好兩幀頭的距離d后，F(xiàn)PGA根據(jù)本級(jí)和下級(jí)數(shù)據(jù)緩存模塊中存儲(chǔ)器深度的 確定一個(gè)閾值，當(dāng)d小于閾值時(shí)，表明兩幀頭間的距離較小，DPRAM數(shù)據(jù)緩存模塊有能 力將本級(jí)上行IOms數(shù)據(jù)幀完整接收并調(diào)整到與下一級(jí)上行IOms數(shù)據(jù)幀對(duì)齊。當(dāng)d大于 閾值時(shí)，表明兩幀頭之間的距離較遠(yuǎn)，DPRAM數(shù)據(jù)緩存模塊無法將本級(jí)上行IOms數(shù)據(jù) 幀完整接收并調(diào)整到與下一級(jí)上行IOms數(shù)據(jù)幀對(duì)齊，最終將丟棄下一級(jí)上行IOms數(shù)據(jù)幀而只發(fā)送本級(jí)上行IOms數(shù)據(jù)幀。在實(shí)際的級(jí)聯(lián)中，若下一級(jí)遠(yuǎn)端能夠正常啟動(dòng)，且與本級(jí)相連的光纖長(zhǎng)度在合 理的范圍內(nèi)，則兩上行IOms數(shù)據(jù)幀之間的距離d必然很小，當(dāng)d的值較大超過了閾值 時(shí)，說明下一級(jí)還沒有啟動(dòng)完畢，此時(shí)其上行AXC和C&M數(shù)據(jù)沒有意義，因此可以不 轉(zhuǎn)發(fā)下一級(jí)上行數(shù)據(jù)。本實(shí)用新型利用FPGA實(shí)現(xiàn)兩路上行數(shù)據(jù)的合并，其中以下一級(jí)遠(yuǎn)端上行IOms 數(shù)據(jù)幀頭為基準(zhǔn)，使用1個(gè)FPGA內(nèi)部DPRAM (Dual Port RAM，雙端口隨機(jī)存取存儲(chǔ) 器)緩存本級(jí)上行數(shù)據(jù)，通過調(diào)節(jié)DPRAM的輸出時(shí)刻以實(shí)現(xiàn)兩級(jí)上行IOms數(shù)據(jù)幀頭的 對(duì)齊，最后利用邏輯相加的運(yùn)算方法實(shí)現(xiàn)兩路上行數(shù)據(jù)的合并，從而為級(jí)聯(lián)中的下一級(jí) 遠(yuǎn)端提供正常的上行數(shù)據(jù)通道，實(shí)現(xiàn)多級(jí)遠(yuǎn)端級(jí)聯(lián)功能。圖2為本實(shí)用新型所采用的主要步驟流程圖本實(shí)用新型3G移動(dòng)通信接入網(wǎng)數(shù) 字光端機(jī)級(jí)聯(lián)裝置的實(shí)現(xiàn)包括以下步驟(1)第一激光器負(fù)責(zé)下行鏈路數(shù)據(jù)的接收和上行鏈路數(shù)據(jù)的發(fā)送，以完成本級(jí)遠(yuǎn) 端與近端或上一級(jí)遠(yuǎn)端的通信。(2)FPGA的第一串/并轉(zhuǎn)換模塊負(fù)責(zé)完成將高速差分串行信號(hào)轉(zhuǎn)換成并行數(shù) 據(jù)，并完成8B/10B解碼。(3) FPGA的第一 CPRI協(xié)議解析模塊負(fù)責(zé)接收來自近端或者上一級(jí)遠(yuǎn)端的數(shù)據(jù)， 提取出本級(jí)所需的AXC和C&M數(shù)據(jù)，同時(shí)將下行完整的CPRI數(shù)據(jù)幀轉(zhuǎn)發(fā)給下一級(jí)遠(yuǎn)端。(4)FPGA的第二并/串轉(zhuǎn)換模塊負(fù)責(zé)完成將并行數(shù)據(jù)轉(zhuǎn)換成高速差分串行信 號(hào)，并完成8B/10B編碼。(5)第二激光器負(fù)責(zé)轉(zhuǎn)發(fā)下行鏈路數(shù)據(jù)，以完成近端或上一級(jí)遠(yuǎn)端與下一級(jí)遠(yuǎn)端 的通信。(6)第二激光器同時(shí)負(fù)責(zé)上行鏈路數(shù)據(jù)的接收，以完成下一級(jí)遠(yuǎn)端與近端或上一 級(jí)遠(yuǎn)端的通信。(7)FPGA的第二串/并轉(zhuǎn)換模塊負(fù)責(zé)完成將高速差分串行信號(hào)轉(zhuǎn)換成并行數(shù) 據(jù)，并完成8B/10B解碼。(8) FPGA的第二 CPRI協(xié)議解析模塊負(fù)責(zé)接收來自下一級(jí)遠(yuǎn)端的數(shù)據(jù)，提取出上 行IOms幀頭輸出給FPGA的DPRAM緩存模塊，以出發(fā)該模塊輸出數(shù)據(jù)，同時(shí)將上行完 整的IOms幀2輸出給FPGA的數(shù)據(jù)合成模塊。(9) ARM模塊負(fù)責(zé)從C&M通道接收近端配置下來的控制信息，并通過寄存器配 置給FPGA模塊。(10) FPGA的CPRI協(xié)議組幀模塊負(fù)責(zé)將本級(jí)AXC和C&M數(shù)據(jù)按照CPRI協(xié)議 組成本級(jí)上行IOms幀1，發(fā)送給DPRAM數(shù)據(jù)緩存模塊。(11) FPGA的DPRAM數(shù)據(jù)緩存模塊負(fù)責(zé)緩存本級(jí)上行IOms幀1，以根據(jù)下一級(jí) 上行數(shù)據(jù)調(diào)整本級(jí)上行數(shù)據(jù)時(shí)延，在下一級(jí)上行IOms數(shù)據(jù)幀頭到來時(shí)從DPRAM讀出本 級(jí)上行IOms數(shù)據(jù)，然后通過寄存器微調(diào)以實(shí)現(xiàn)兩級(jí)上行數(shù)據(jù)的對(duì)齊，該模塊輸出的數(shù)據(jù) 發(fā)送給數(shù)據(jù)合成模塊。(12) FPGA的數(shù)據(jù)合成模塊負(fù)責(zé)將本級(jí)上行IOms數(shù)據(jù)幀2和下一級(jí)上行IOms數(shù)據(jù)幀2進(jìn)行數(shù)據(jù)合并，具體方法是將本級(jí)上行IOms數(shù)據(jù)幀2中其它各級(jí)遠(yuǎn)端AXC和 C&M數(shù)據(jù)全部清零，只保留CPRI協(xié)議中的定時(shí)控制信息和本級(jí)AXC和C&M數(shù)據(jù)，相 應(yīng)地，將下一級(jí)上行IOms數(shù)據(jù)幀2中用于發(fā)送本級(jí)AXC和C&M的數(shù)據(jù)全部清零，然后 將兩路數(shù)據(jù)在時(shí)間上串行相加即可完成數(shù)據(jù)合成，得到一個(gè)上行IOms數(shù)據(jù)幀發(fā)送給近端 或上一級(jí)遠(yuǎn)端。(13)FPGA的第一并/串轉(zhuǎn)換模塊負(fù)責(zé)完成將并行數(shù)據(jù)轉(zhuǎn)換成高速差分串行信 號(hào)，并完成8B/10B編碼。(14)第一激光器負(fù)責(zé)發(fā)送上行鏈路數(shù)據(jù)，以完成本級(jí)遠(yuǎn)端與近端或上一級(jí)遠(yuǎn)端 的通信。上述步驟(1)到步驟(14)重復(fù)執(zhí)行，就可以實(shí)現(xiàn)3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī) 的多級(jí)級(jí)聯(lián)。 本實(shí)用新型的核心是利用FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門
陣列)作為芯片，與激光器、ARM模塊結(jié)合實(shí)現(xiàn)多級(jí)遠(yuǎn)端級(jí)聯(lián)功能。因此，凡是利用 FPGA作為芯片，與激光器、ARM模塊結(jié)合實(shí)現(xiàn)多級(jí)遠(yuǎn)端級(jí)聯(lián)功能的，均屬于本實(shí)用新 型的保護(hù)范圍。
權(quán)利要求1. 一種3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置，依次包括前端接口、數(shù)據(jù)存 儲(chǔ)及CPRI協(xié)議解析處理單元、后端接口，其特征在于前端接口和后端接口是激光器， 數(shù)據(jù)存儲(chǔ)及CPRI協(xié)議解析處理單元采用FPGA現(xiàn)場(chǎng)可編程門陣列模塊，由ARM模塊對(duì) FPGA現(xiàn)場(chǎng)可編程門陣列模塊控制；激光器負(fù)責(zé)下行鏈路數(shù)據(jù)的接收和上行鏈路數(shù)據(jù)的 發(fā)送，以完成本級(jí)遠(yuǎn)端與近端或上一級(jí)遠(yuǎn)端的通信；FPGA現(xiàn)場(chǎng)可編程門陣列模塊中包 括CPRI協(xié)議解析處理單元、同步檢測(cè)模塊、數(shù)據(jù)合成模塊、DPRAM數(shù)據(jù)緩存模塊、 CPRI協(xié)議組幀模塊；具體為(1)與近端或上一級(jí)遠(yuǎn)端連接的第一激光器通過第一串/并轉(zhuǎn)換模塊與CPRI協(xié)議解 析處理單元通信連接；(2)CPRI協(xié)議解析處理單元的輸出通過第一并/串轉(zhuǎn)換模塊與第二激光器連接，第二 激光器與下一級(jí)遠(yuǎn)端通信連接；(3)第二激光器的輸出通過第二串/并轉(zhuǎn)換模塊與同步檢測(cè)模塊連接；(4)同步檢測(cè)模塊的輸出分別與數(shù)據(jù)合成模塊和DPRAM數(shù)據(jù)緩存模塊連接；(5)數(shù)據(jù)合成模塊的輸出通過第二并/串轉(zhuǎn)換模塊與第一激光器連接；(6)ARM模塊與CPRI協(xié)議組幀模塊通信連接；CPRI協(xié)議組幀模塊的輸出與DPRAM 數(shù)據(jù)緩存模塊連接；DPRAM數(shù)據(jù)緩存模塊與數(shù)據(jù)合成模塊連接；(7)CPRI協(xié)議組幀模塊的輸入還與各級(jí)遠(yuǎn)端AXC數(shù)據(jù)線連接。
專利摘要本實(shí)用新型是一種3G移動(dòng)通信接入網(wǎng)數(shù)字光端機(jī)級(jí)聯(lián)實(shí)現(xiàn)的裝置，其前端接口和后端接口是激光器，數(shù)據(jù)存儲(chǔ)及CPRI協(xié)議解析處理單元采用FPGA現(xiàn)場(chǎng)可編程門陣列模塊，由ARM模塊對(duì)FPGA模塊控制；FPGA現(xiàn)場(chǎng)可編程門陣列中包括第一串/并轉(zhuǎn)換模塊、CPRI協(xié)議解析模塊、第一并/串轉(zhuǎn)換模塊、CPRI協(xié)議組幀模塊、DPRAM數(shù)據(jù)緩存模塊、同步檢測(cè)模塊、數(shù)據(jù)合成模塊，F(xiàn)PGA模塊實(shí)現(xiàn)兩路上行數(shù)據(jù)的合并，其中以下一級(jí)遠(yuǎn)端上行10ms數(shù)據(jù)幀頭為基準(zhǔn)，使用1個(gè)FPGA內(nèi)部DPRAM緩存本級(jí)上行數(shù)據(jù)，通過調(diào)節(jié)DPRAM的輸出時(shí)刻實(shí)現(xiàn)兩級(jí)上行10ms數(shù)據(jù)幀頭對(duì)齊，利用邏輯相加運(yùn)算實(shí)現(xiàn)兩路上行數(shù)據(jù)合并，為級(jí)聯(lián)中的下一級(jí)遠(yuǎn)端提供正常的上行數(shù)據(jù)通道，實(shí)現(xiàn)多級(jí)遠(yuǎn)端級(jí)聯(lián)功能。
文檔編號(hào)H04B10/14GK201797518SQ20092023025
公開日2011年4月13日 申請(qǐng)日期2009年11月24日 優(yōu)先權(quán)日2009年11月24日
發(fā)明者宋朋, 陳莉 申請(qǐng)人:武漢百特賽爾科技有限公司