專利名稱：一種基于指令類型的cpu時鐘控制電路及數(shù)字電視接收終端的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及控制電路及具有控制電路的數(shù)字接收裝置，特別是一種基于指令類型
的CPU時鐘控制電路及數(shù)字電視接收終端。
背景技術(shù)：
在嵌入式系統(tǒng)和系統(tǒng)集成芯片(SoC, System on Chip)中，由于采用門延時越來越 少的新工藝，CPU主頻高于系統(tǒng)總線的頻率是常用的做法，但是CPU所能達到的最高主頻 往往與操作模式有關(guān)，比如l)有些CPU帶有協(xié)處理器，因為這些協(xié)處理器要用到CPU 和總線的資源，因此就比不用協(xié)處理器時要慢；2)在VLIW (Very Long Instruction Word, 超長指令字)處理器上，如果所有指令槽(SLOT)是滿的，那么也可能會發(fā)生類似的問題； 3)某些總線操作時，能達到的最高主頻比不操作時快。通常，CPU的最高頻率是以滿足以 上各項的最低值設(shè)定的，不能根據(jù)上述情況進行降頻處理。

實用新型內(nèi)容
本實用新型所要解決的技術(shù)問題在于提供一種可根據(jù)不同情況對時鐘頻率進行降頻 處理的基于指令類型的CPU時鐘控制電路，及采用所述控制電路可改善系統(tǒng)的性能，節(jié)省 硬件資源和功耗的數(shù)字電視接收終端。
為解決本實用新型的技術(shù)問題，本實用新型公開一種基于指令類型的CPU時鐘控制 電路，包括通過系統(tǒng)總線相互連接的CPU和總線接口控制電路，還包括時鐘控制單元和組 合邏輯電路，所述時鐘控制單元與CPU、組合邏輯電路、總線接口控制電路相連接，所述 組合邏輯電路與CPU、總線接口控制電路和時鐘控制單元相連接。
其中，所述基于指令類型的CPU時鐘控制電路還包括一協(xié)處理器，與CPU、時鐘控 制單元、組合邏輯電路和系統(tǒng)總線連接。
其中，所述組合邏輯電路用于根據(jù)總線接口控制電路、CPU或協(xié)處理器的工作狀況 向時鐘控制單元發(fā)出降頻指令；所述時鐘控制單元用于在接收到組合邏輯電路發(fā)出的降頻 指令時，對收到的時鐘信號進行降頻處理，并向總線接口控制電路、CPU或協(xié)處理器輸出 處理后的時鐘信號。其中，所述總線接口控制電路、CPU和協(xié)處理器的工作狀況包括以下情況1、總線 接口控制電路在操作或異常忙操作時；2、 CPU的多個或全部指令位不空缺時；3、當(dāng)協(xié)處 理器或若干處理器的組合在操作或異常忙操作時。
其中，所述處理后的時鐘信號的頻率是原始時鐘信號的最高頻率的分?jǐn)?shù)倍。 為解決本實用新型的技術(shù)問題，本實用新型還公開一種數(shù)字電視接收終端，包括一基 于指令類型的CPU時鐘控制電路，該電路包括通過系統(tǒng)總線相互連接的CPU和總線接口 控制電路，還包括時鐘控制單元和組合邏輯電路，所述時鐘控制單元與CPU、組合邏輯電 路、總線接口控制電路相連接，所述組合邏輯電路與CPU、總線接口控制電路和時鐘控制 單元相連接。
其中，所述基于指令類型的CPU時鐘控制電路還包括一協(xié)處理器，與CPU、時鐘控 制單元、組合邏輯電路和系統(tǒng)總線連接。
其中，所述組合邏輯電路用于根據(jù)總線接口控制電路、CPU或協(xié)處理器的工作狀況 向時鐘控制單元發(fā)出降頻指令；所述時鐘控制單元用于在接收到組合邏輯電路發(fā)出的降頻 指令時，對收到的時鐘信號進行降頻處理，并向總線接口控制電路、CPU或協(xié)處理器輸出 處理后的時鐘信號。
其中，所述總線接口控制電路、CPU和協(xié)處理器的工作狀況包括以下情況1、總線 接口控制電路在操作或異常忙才喿作時；2、 CPU的多個或全部指令位不空缺時；3、當(dāng)協(xié)處 理器或若干處理器的組合在操作或異常忙操作時。
其中，所述處理后的時鐘信號的頻率是原始時鐘信號的最高頻率的分?jǐn)?shù)倍。
與現(xiàn)有技術(shù)相比，本實用新型具有如下有益效果本實用新型基于指令類型的CPU 時鐘控制電路通過組合邏輯電路，檢測到發(fā)生需對時鐘信號降頻處理的情況時，控制時鐘 控制單元對時鐘信號進行降頻處理。本實用新型數(shù)字電視接收終端采用該電路后，可改善 系統(tǒng)的性能，節(jié)省硬件資源和功耗。


圖1是本實用新型的電路原理圖。
具體實施方式
以下結(jié)合附圖和實施例，對本實用新型作進一步詳細說明。實施例1
如圖l所示，以帶有協(xié)處理器的基于指令類型的CPU時鐘控制電路為例，詳述本實
用新型的工作原理。
本實施例包括連接到系統(tǒng)總線的CPU、與CPU相配合的協(xié)處理器和總線接口控制電
路，以及時鐘控制單元和連接時鐘控制單元的組合邏輯電路。所述時鐘控制單元和組合邏
輯電路還分別連接CPU和協(xié)處理器，并通過總線接口控制電路4妄入系統(tǒng)總線。
組合邏輯電路用于根據(jù)總線接口控制電路、CPU或協(xié)處理器的工作狀況向時鐘控制 單元發(fā)出降頻指令；所述時鐘控制單元用于在接收到組合邏輯電路發(fā)出的降頻指令時，對 收到的時鐘信號進行降頻處理，并向總線接口控制電路、CPU或協(xié)處理器輸出處理后的時 鐘信號。
總線接口控制電路、CPU和協(xié)處理器的工作狀況包括以下情況1、總線接口控制電 路在操作或異常忙操作時；2、 CPU的多個或全部指令位不空缺時；3、當(dāng)協(xié)處理器或若干 處理器的組合在操作或異常忙操作時。
當(dāng)上述情況l發(fā)生時，總線接口控制電路會向組合邏輯電路發(fā)出信號，組合邏輯電路 收到該信號后按照一定的邏輯規(guī)則產(chǎn)生降頻指令，并向時鐘控制單元發(fā)出降頻指令，時鐘 控制單元收到后，對時鐘信號進^f于降頻處理，可以將時鐘信號的初始頻率(最高頻率)下 降到CPU的主時鐘頻率，該頻率可以是最高頻率的分?jǐn)?shù)倍。
同理，當(dāng)上述情況2或3發(fā)生時，CPU或協(xié)處理器會向組合邏輯電路發(fā)出信號，組 合邏輯電路收到該信號后按照一定的邏輯規(guī)則產(chǎn)生降頻指令，并向時鐘控制單元發(fā)出降頻 指令，從而使時鐘控制單元對時鐘信號進行降頻處理。
具體地，組合邏輯電路可由與門、或門、與非門等邏輯電路構(gòu)成；時鐘控制單元可由 現(xiàn)有技術(shù)中的時鐘降頻處理電路構(gòu)成。
實施例2
本實施例提供一種數(shù)字電視接收終端，包括實施例1所述的基于指令類型的CPU時 鐘控制電路，其電路的結(jié)構(gòu)及工作原理與實施例1相同，在此不再贅述。
采用本實用新型，可改善系統(tǒng)性能，節(jié)省硬件資源和功耗；并且對現(xiàn)有的系統(tǒng)或SoC 系統(tǒng)進行升級而不會加大帶寬需求。
權(quán)利要求1、一種基于指令類型的CPU時鐘控制電路，包括通過系統(tǒng)總線相互連接的CPU和總線接口控制電路，其特征在于，還包括時鐘控制單元和組合邏輯電路，所述時鐘控制單元與CPU、組合邏輯電路、總線接口控制電路相連接，所述組合邏輯電路與CPU、總線接口控制電路和時鐘控制單元相連接。
2、 如權(quán)利要求1所述的基于指令類型的CPU時鐘控制電路，其特征在于，還包括一 協(xié)處理器，與CPU、時鐘控制單元、組合邏輯電路和系統(tǒng)總線連接。
3、 如權(quán)利要求1或2所述的基于指令類型的CPU時鐘控制電路，其特征在于，所述 組合邏輯電路用于根據(jù)總線接口控制電路、CPU或協(xié)處理器的工作狀況向時鐘控制單元發(fā) 出降頻指令；所述時鐘控制單元用于在接收到組合邏輯電路發(fā)出的降頻指令時，對收到的 時鐘信號進行降頻處理，并向總線接口控制電路、CPU或協(xié)處理器輸出處理后的時鐘信號。
4、 如權(quán)利要求3所述的基于指令類型的CPU時鐘控制電路，其特征在于，所述總線 接口控制電路、CPU和協(xié)處理器的工作狀況包括以下情況1、總線接口控制電路在操作 或異常忙操作時；2、 CPU的多個或全部指令位不空缺時；3、當(dāng)協(xié)處理器或若干處理器的 組合在操作或異常忙操作時。
5、 如權(quán)利要求3所述的基于指令類型的CPU時鐘控制電路，其特征在于，所述處理 后的時鐘信號的頻率是原始時鐘信號的最高頻率的分?jǐn)?shù)倍。
6、 一種數(shù)字電視接收終端，其特征在于，包括一基于指令類型的CPU時鐘控制電路， 該電路包括通過系統(tǒng)總線相互連接的CPU和總線接口控制電路，還包括時鐘控制單元和組 合邏輯電路，所述時鐘控制單元與CPU、組合邏輯電路、總線接口控制電路相連接，所述 組合邏輯電路與CPU、總線接口控制電路和時鐘控制單元相連接。
7、 如權(quán)利要求6所述的數(shù)字電視接收終端，其特征在于，所述基于指令類型的CPU 時鐘控制電路還包括一協(xié)處理器，與CPU、時鐘控制單元、組合邏輯電路和系統(tǒng)總線連接。
8、 如權(quán)利要求6或7所述的數(shù)字電視接收終端，其特征在于，所述組合邏輯電路用 于根據(jù)總線接口控制電路、CPU或協(xié)處理器的工作狀況向時鐘控制單元發(fā)出降頻指令；所 述時鐘控制單元用于在接收到組合邏輯電路發(fā)出的降頻指令時，對收到的時鐘信號進行降 頻處理，并向總線接口控制電路、CPU或協(xié)處理器輸出處理后的時鐘信號，
9、 如權(quán)利要求8所述的數(shù)字電視接收終端，其特征在于，所述總線接口控制電路、 CPU和協(xié)處理器的工作狀況包括以下情況1、總線接口控制電路在操作或異常忙操作時； 2、 CPU的多個或全部指令位不空缺時；3、當(dāng)協(xié)處理器或若干處理器的組合在操作或異常忙操作時。
10、如權(quán)利要求8所述的數(shù)字電視接收終端，其特征在于，所述處理后的時鐘信號的 頻率是原始時鐘信號的最高頻率的分?jǐn)?shù)倍。
專利摘要本實用新型公開一種基于指令類型的CPU時鐘控制電路，包括通過系統(tǒng)總線相互連接的CPU和總線接口控制電路，還包括時鐘控制單元和組合邏輯電路，所述時鐘控制單元與CPU、組合邏輯電路、總線接口控制電路相連接，所述組合邏輯電路與CPU、總線接口控制電路和時鐘控制單元相連接。本實用新型還公開一種使用所述基于指令類型的CPU時鐘控制電路的數(shù)字電視接收終端。采用本實用新型CPU時鐘控制電路，可改善系統(tǒng)性能，節(jié)省硬件資源和功耗。
文檔編號H04N5/44GK201392486SQ200920008238
公開日2010年1月27日 申請日期2009年3月27日 優(yōu)先權(quán)日2008年12月12日
發(fā)明者明 袁 申請人:深圳市同洲電子股份有限公司