專利名稱：星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種數(shù)據(jù)通信協(xié)議控制器，特別是涉及一種適用于星載設(shè)備的 數(shù)據(jù)通信協(xié)議控制器。
背景技術(shù)：
在航天器的數(shù)據(jù)管理系統(tǒng)中針對(duì)串行數(shù)字量通信通常制定了特殊的通信協(xié)議。 數(shù)管系統(tǒng)中有專門的數(shù)據(jù)采集器按照通信協(xié)議來(lái)管理與之接口的有效載荷單元。數(shù) 據(jù)采集器傳統(tǒng)的實(shí)現(xiàn)方法采用軟件來(lái)控制CPU的外部端口來(lái)產(chǎn)生協(xié)議要求的控制 信號(hào)，在此端口信號(hào)的控制下來(lái)接收或發(fā)送數(shù)據(jù)，具體方法可參見文獻(xiàn)1中基于ISA 總線的同步通信控制器的實(shí)現(xiàn)方法(中文核心期刊《微計(jì)算機(jī)信息》(測(cè)控自動(dòng) 化)2005年第21巻第3期，基于ISA總線的同步通信控制器，作者牛強(qiáng)軍，高峰)。 依靠軟件來(lái)控制整個(gè)的通信過程就使得通信的效率依靠CPU的處理能力，如文獻(xiàn)1 中的方法就是依靠地面PC機(jī)強(qiáng)大的處理能力上實(shí)現(xiàn)的，且只有一路通道。但星載 設(shè)備CPU的處理能力通常較低，而且需要同時(shí)處理多個(gè)通道的同步通信過程。因此 單臺(tái)軟件實(shí)現(xiàn)的數(shù)據(jù)采集器可以接口的串行數(shù)字量通道就很受限制，必須設(shè)置多臺(tái) 數(shù)據(jù)采集器才能管理多個(gè)通道或?qū)崿F(xiàn)高數(shù)據(jù)率。這樣勢(shì)必要增加航天器的重量和功 耗，也使研制、生產(chǎn)和發(fā)射的成本大大提高。發(fā)明內(nèi)容本實(shí)用新型的目的在于，克服上述已有利用軟件來(lái)控制電路產(chǎn)生協(xié)議要求的控 制信號(hào)帶來(lái)的效率低、必須設(shè)置多臺(tái)數(shù)據(jù)采集器，而增加航天器的重量和功耗的缺 陷；為了提高航天器數(shù)據(jù)管理系統(tǒng)的工作效率和輕小型化，從而提供一種采用FPGA 實(shí)現(xiàn)的適用于星載設(shè)備的數(shù)據(jù)通信協(xié)議控制器。為了實(shí)現(xiàn)上述目的，本實(shí)用新型提供了星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器，如 圖1所示，該控制器包括控制寄存器l、內(nèi)部總線和CPU;其特征在于，還包括 狀狀態(tài)寄存器2，數(shù)字量輸入時(shí)序控制邏輯陣列3，數(shù)字量輸出時(shí)序控制陣列4，輸入緩存5，輸出緩存6，輸入串并轉(zhuǎn)換移位寄存器7和輸出并串轉(zhuǎn)換移位寄存器8;其中，所述的控制寄存器l、所述的狀態(tài)寄存器2、所述的輸入緩存5和所述的輸出緩存6均與內(nèi)部總線電連接；所述的內(nèi)部總線與計(jì)算機(jī)外部總線電連接，該內(nèi)部總線包括16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總線，其中，CPU通過內(nèi) 部總線訪問所述的16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總線的寄存器 或數(shù)據(jù)存儲(chǔ)單元；所述的控制寄存器1通過信號(hào)線與所述的數(shù)字量輸入時(shí)序控制邏 輯陣列3和所述的數(shù)字量輸出時(shí)序控制邏輯陣列4電連接，該數(shù)字量輸入時(shí)序控制 邏輯陣列3的控制信號(hào)與所述的串行輸入移位寄存器7和外部數(shù)字量輸入通道電連 接;所述的串行輸入移位寄存器7通過并行輸入數(shù)據(jù)線與所述的輸入緩存5電連接， 所述的數(shù)字量輸出時(shí)序控制邏輯陣列4的控制信號(hào)與所述的串行輸出移位寄存器8 和外部數(shù)字量輸出通道電連接，所述的串行輸入移位寄存器8通過并行輸出數(shù)據(jù)線 與輸入緩存6電連接。本實(shí)用新型的星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器工作過程為對(duì)于數(shù)字量輸入 通道，CPU通過操作控制寄存器1載荷對(duì)應(yīng)的控制位，則數(shù)字量輸入時(shí)序控制邏輯 陣列3會(huì)自動(dòng)產(chǎn)生控制時(shí)序信號(hào)采集該通道的串行數(shù)據(jù)，待輸入串并轉(zhuǎn)換移位寄存 器7完成轉(zhuǎn)換后自動(dòng)存入輸入緩存FIF05中，待存滿一幀數(shù)據(jù)后置位狀態(tài)寄存器的 相應(yīng)位，申請(qǐng)CPU中斷或供CPU査詢；對(duì)于數(shù)字量輸出通道，CPU可直接將8位 或16位的并行數(shù)據(jù)寫入輸出緩存6中，數(shù)字量輸出時(shí)序控制陣列4可自動(dòng)產(chǎn)生控制 選通和位同步信號(hào)，此信號(hào)在發(fā)送給載荷的同時(shí)，也可以控制輸出并串轉(zhuǎn)換移位寄 存器8輸出串行數(shù)據(jù)。上述技術(shù)方案中，所述的控制寄存器l、狀態(tài)寄存器2，數(shù)字量輸入時(shí)序控制邏 輯陣列3，數(shù)字量輸出時(shí)序控制陣列4，輸入緩存5，輸出緩存6，輸入串并轉(zhuǎn)換移 位寄存器7和輸出并串轉(zhuǎn)換移位寄存器8的功能模塊均在一塊FPGA內(nèi)部實(shí)現(xiàn)。上述技術(shù)方案中，所述的控制寄存器1采用VHDL語(yǔ)言描述的方式利用FPGA 內(nèi)部的基本邏輯單元實(shí)現(xiàn)。上述技術(shù)方案中，所述的狀態(tài)寄存器2同樣采用VHDL語(yǔ)言描述的方式利用 FPGA內(nèi)部的基本邏輯單元實(shí)現(xiàn)。上述技術(shù)方案中，所述的數(shù)字量輸入時(shí)序控制邏輯陣列3按照有限狀態(tài)機(jī)的原 理采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本邏輯單元實(shí)現(xiàn)。上述技術(shù)方案中，所述的數(shù)字量輸出時(shí)序控制陣列4按照有限狀態(tài)機(jī)的原理采部的基本邏輯單元實(shí)現(xiàn)。上述技術(shù)方案中，所述的輸入緩存5采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi) 部的存儲(chǔ)器資源實(shí)現(xiàn)。上述技術(shù)方案中，所述的輸出緩存6采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi) 部的存儲(chǔ)器資源實(shí)現(xiàn)。上述技術(shù)方案中，所述的輸入串并轉(zhuǎn)換移位寄存器7采用VHDL語(yǔ)言描述的方 式利用FPGA內(nèi)部的基本邏輯單元實(shí)現(xiàn)。上述技術(shù)方案中，所述的輸出并串轉(zhuǎn)換移位寄存器8采用VHDL語(yǔ)言描述的方 式利用FPGA內(nèi)部的基本邏輯單元實(shí)現(xiàn)。本實(shí)用新型的優(yōu)點(diǎn)在于-1、 本實(shí)用新型的星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器，由于將控制寄存器l、狀 態(tài)寄存器2，數(shù)字量輸入時(shí)序控制邏輯陣列3，數(shù)字量輸出時(shí)序控制陣列4，輸入緩 存5，輸出緩存6，輸入串并轉(zhuǎn)換移位寄存器7和輸出并串轉(zhuǎn)換移位寄存器8的功能 模塊均在一塊FPGA內(nèi)部實(shí)現(xiàn)。因此克服了傳統(tǒng)的數(shù)據(jù)采集器是采用軟件來(lái)控制電 路產(chǎn)生協(xié)議要求的控制信號(hào)，在此信號(hào)的控制下來(lái)接收或發(fā)送數(shù)據(jù);這樣依靠軟件來(lái) 控制整個(gè)的通信過程就使得通信的效率很低。而且，還必須設(shè)置多臺(tái)數(shù)據(jù)采集器才 能管理多個(gè)通道或?qū)崿F(xiàn)高數(shù)據(jù)率，對(duì)于航天器的重量和功耗就大大地增加了，也使 研制、生產(chǎn)和發(fā)射的成本大大提高。所以本實(shí)用新型的控制器與已有的控制器相比 具有通信效率高、可靠性、穩(wěn)定性高。2、 本實(shí)用新型解決了對(duì)多種通信協(xié)議和多路通信通道的自動(dòng)控制，實(shí)現(xiàn)了數(shù) 據(jù)采集器的輕小型化。3、 本實(shí)用新型建立在全數(shù)字邏輯硬件電路的基礎(chǔ)上，因此可靠性、穩(wěn)定性能 夠得到充分的保證。


圖1是本實(shí)用新型的星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器組成框圖；圖2是本實(shí)用新型的數(shù)據(jù)通信協(xié)議控制器中數(shù)字量輸入通信協(xié)議波形圖；其中圖2中U》62.5化t2 = 9. 5 t4周期 t3 = 125 ± 5pst4 = 62. 5 ± 5|is圖3是本實(shí)用新型的數(shù)據(jù)通信協(xié)議控制器中數(shù)字量輸出通信協(xié)議波形圖圖3中 tl》62. 5|_ist2 = 9. 5 t4周期 t3 = 125 ± 5|as t4 = 62. 5 ± 5ns;圖4是本實(shí)用新型的數(shù)據(jù)通信協(xié)議控制器中的控制寄存器組成圖 圖5是本實(shí)用新型的數(shù)據(jù)通信協(xié)議控制器中的狀態(tài)寄存器組成圖具體實(shí)施方式
以下結(jié)合附圖和具體實(shí)施方式
，對(duì)本實(shí)用新型的星載設(shè)備用的數(shù)據(jù)通信協(xié)議控 制器進(jìn)行詳細(xì)地描述。如圖1所示，制作一適用于航天應(yīng)用的數(shù)據(jù)通信協(xié)議控制器。 本實(shí)施例的數(shù)據(jù)通信協(xié)議控制器的控制寄存器1、狀態(tài)寄存器2，數(shù)字量輸入時(shí) 序控制邏輯陣列3，數(shù)字量輸出時(shí)序控制陣列4，輸入緩存5，輸出緩存6，輸入串 并轉(zhuǎn)換移位寄存器7和輸出并串轉(zhuǎn)換移位寄存器8的功能模塊均在一塊FPGA內(nèi)部 實(shí)現(xiàn)。其中，控制寄存器1采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本邏輯 單元實(shí)現(xiàn)。狀態(tài)寄存器2同樣采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本邏 輯單元實(shí)現(xiàn)。數(shù)字量輸入時(shí)序控制邏輯陣列3按照有限狀態(tài)機(jī)的原理采用VHDL語(yǔ) 言描述的方式利用FPGA內(nèi)部的基本邏輯單元實(shí)現(xiàn)。數(shù)字量輸出時(shí)序控制陣列4按 照有限狀態(tài)機(jī)的原理采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本邏輯單元實(shí) 現(xiàn)。輸入緩存5采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的存儲(chǔ)器資源實(shí)現(xiàn)。輸 出緩存6采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的存儲(chǔ)器資源實(shí)現(xiàn)。輸入串并 轉(zhuǎn)換移位寄存器7采用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本邏輯單元實(shí) 現(xiàn)。輸出并串轉(zhuǎn)換移位寄存器8釆用VHDL語(yǔ)言描述的方式利用FPGA內(nèi)部的基本 邏輯單元實(shí)現(xiàn)。其中，所述的控制寄存器l、所述的狀態(tài)寄存器2、所述的輸入緩存5和所述的 輸出緩存6均與內(nèi)部總線電連接；所述的內(nèi)部總線與計(jì)算機(jī)外部總線電連接，該內(nèi) 部總線包括16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總線，其中，所述的 CPU通過內(nèi)部總線訪問所述的16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總 線的寄存器或數(shù)據(jù)存儲(chǔ)單元；所述的控制寄存器1通過信號(hào)線與所述的數(shù)字量輸入 時(shí)序控制邏輯陣列3和所述的數(shù)字量輸出時(shí)序控制邏輯陣列4電連接，該數(shù)字量輸入時(shí)序控制邏輯陣列3的控制信號(hào)與所述的串行輸入移位寄存器7和外部數(shù)字量輸 入通道電連接；所述的串行輸入移位寄存器7通過并行輸入數(shù)據(jù)線與所述的輸入緩 存5電連接，所述的數(shù)字量輸出時(shí)序控制邏輯陣列4的控制信號(hào)與所述的串行輸出 移位寄存器8和外部數(shù)字量輸出通道電連接，所述的串行輸入移位寄存器8通過并 行輸出數(shù)據(jù)線與輸入緩存6電連接。適用于星載設(shè)備的數(shù)據(jù)通信協(xié)議控制器工作過 程為對(duì)于數(shù)字量輸入通道，CPU通過操作控制寄存器1載荷對(duì)應(yīng)的控制位，則數(shù) 字量輸入時(shí)序控制邏輯陣列3會(huì)自動(dòng)產(chǎn)生控制時(shí)序信號(hào)采集該通道的串行數(shù)據(jù)，待 輸入串并轉(zhuǎn)換移位寄存器7完成轉(zhuǎn)換后自動(dòng)存入輸入緩存FIF05中，待存滿一幀數(shù) 據(jù)后置位狀態(tài)寄存器的相應(yīng)位，申請(qǐng)CPU中斷或供CPU査詢；對(duì)于數(shù)字量輸出通 道，CPU可直接將8位或16位的并行數(shù)據(jù)寫入輸出緩存6中，數(shù)字量輸出時(shí)序控 制陣列4可自動(dòng)產(chǎn)生控制選通和位同步信號(hào)，此信號(hào)在發(fā)送給載荷的同時(shí)，也可以 控制輸出并串轉(zhuǎn)換移位寄存器8輸出串行數(shù)據(jù)?？刂萍拇嫫鱨的作用是CPU通過對(duì)控制寄存器相應(yīng)通道對(duì)應(yīng)控制位寫M'操 作就可以啟動(dòng)一次單通道或多通道串行數(shù)據(jù)幀的讀取，并且在數(shù)據(jù)幀讀取完成后由 數(shù)字量輸入時(shí)序控制邏輯陣列3硬件自動(dòng)清零控制寄存器1的控制位，具體控制位 的說明見圖4所示，控制位1為通道0輸入選通控制，控制位2為通道1輸入選通 控制，控制位3為通道2輸入選通控制。狀態(tài)寄存器2可以表明各輸入和輸出通道 的當(dāng)前狀態(tài)，具體狀態(tài)位的說明見圖5所示，狀態(tài)位1 3為通道0 2的輸入狀態(tài)，'T表示輸入一幀數(shù)據(jù)接收完成，待CPU將數(shù)據(jù)讀取完成后由硬件自動(dòng)清零，狀 態(tài)位4~6為通道0~2的輸出狀態(tài)，'1，表示輸出緩存FIFO為非空，待數(shù)據(jù)發(fā)送完 成后由硬件自動(dòng)清零。數(shù)字量輸入時(shí)序控制邏輯陣列3和數(shù)字量輸出時(shí)序控制陣列 4的作用是自動(dòng)產(chǎn)生圖2和圖3通信協(xié)議要求的信號(hào)控制時(shí)序，通過它們產(chǎn)生的控 制信號(hào)可以主動(dòng)采集或發(fā)送相應(yīng)通道的數(shù)據(jù)，而且同時(shí)也可以控制內(nèi)部的輸入緩存 5，輸出緩存6，輸入串并轉(zhuǎn)換移位寄存器7和輸出并串轉(zhuǎn)換移位寄存器8的功能操作。
權(quán)利要求1.一種星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器，包括控制寄存器(1)、內(nèi)部總線和CPU；其特征在于，還包括狀態(tài)寄存器(2)，數(shù)字量輸入時(shí)序控制邏輯陣列(3)，數(shù)字量輸出時(shí)序控制陣列(4)，輸入緩存(5)，輸出緩存(6)，輸入串并轉(zhuǎn)換移位寄存器(7)和輸出并串轉(zhuǎn)換移位寄存器(8)；其中，所述的控制寄存器(1)、所述的狀態(tài)寄存器(2)、所述的輸入緩存(5)和所述的輸出緩存(6)均與內(nèi)部總線電連接；所述的內(nèi)部總線與計(jì)算機(jī)外部總線電連接，該內(nèi)部總線包括16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總線，其中，所述的CPU通過內(nèi)部總線訪問所述的16位雙向數(shù)據(jù)總線、8位地址總線和2根讀寫控制總線的寄存器或數(shù)據(jù)存儲(chǔ)單元；所述的控制寄存器(1)通過信號(hào)線與所述的數(shù)字量輸入時(shí)序控制邏輯陣列(3)和所述的數(shù)字量輸出時(shí)序控制邏輯陣列(4)電連接，該數(shù)字量輸入時(shí)序控制邏輯陣列(3)的控制信號(hào)與所述的串行輸入移位寄存器(7)和外部數(shù)字量輸入通道電連接；所述的串行輸入移位寄存器(7)通過并行輸入數(shù)據(jù)線與所述的輸入緩存(5)電連接，所述的數(shù)字量輸出時(shí)序控制邏輯陣列(4)的控制信號(hào)與所述的串行輸出移位寄存器(8)和外部數(shù)字量輸出通道電連接，所述的串行輸入移位寄存器(8)通過并行輸出數(shù)據(jù)線與輸入緩存(6)電連接。
2. 按權(quán)利要求l所述的星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器，其特征在于，所述 的控制寄存器(1)、狀態(tài)寄存器(2)，數(shù)字量輸入時(shí)序控制邏輯陣列(3),數(shù)字量 輸出時(shí)序控制陣列(4)，輸入緩存(5)，輸出緩存(6)，輸入串并轉(zhuǎn)換移位寄存器(7)和輸出并串轉(zhuǎn)換移位寄存器(8)的功能模塊均在一塊FPGA內(nèi)部實(shí)現(xiàn)。
專利摘要本實(shí)用新型涉及一種星載設(shè)備用的數(shù)據(jù)通信協(xié)議控制器，包括控制寄存器、狀態(tài)寄存器、輸入緩存和輸出緩存均與內(nèi)部總線電連接；控制寄存器1通過信號(hào)線與數(shù)字量輸入時(shí)序控制邏輯陣列和數(shù)字量輸出時(shí)序控制邏輯陣列電連接，該數(shù)字量輸入時(shí)序控制邏輯陣列的控制信號(hào)與串行輸入移位寄存器和外部數(shù)字量輸入通道電連接；串行輸入移位寄存器通過并行輸入數(shù)據(jù)線與輸入緩存電連接，數(shù)字量輸出時(shí)序控制邏輯陣列的控制信號(hào)與串行輸出移位寄存器和外部數(shù)字量輸出通道電連接，串行輸入移位寄存器通過并行輸出數(shù)據(jù)線與輸入緩存電連接。本實(shí)用新型數(shù)據(jù)通信協(xié)議控制器解決了對(duì)多種通信協(xié)議和多路通信通道的自動(dòng)控制，實(shí)現(xiàn)了數(shù)據(jù)采集器的輕小型化。
文檔編號(hào)H04L29/06GK201418086SQ20082018064
公開日2010年3月3日 申請(qǐng)日期2008年12月5日 優(yōu)先權(quán)日2007年12月5日
發(fā)明者晴 周, 安軍社, 巖 朱, 汪大星, 薛長(zhǎng)斌, 陳曉敏 申請(qǐng)人:中國(guó)科學(xué)院空間科學(xué)與應(yīng)用研究中心