像素驅動電路、圖像拍攝電路和相機系統(tǒng)的制作方法

文檔序號：7919549閱讀：137來源：國知局

專利名稱：像素驅動電路、圖像拍攝電路和相機系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及例如CMOS (互補金屬氧化物半導體)型像素驅動電路、圖像拍攝裝置以及相機系統(tǒng)。
背景技術：
CMOS圖像傳感器(圖像拍攝裝置)具有以下多個優(yōu)點可以進行在CCD (電荷耦合器件)中比較困難的部分讀?。豢梢酝ㄟ^單一電源驅動圖^象傳感器；以及可以在同一芯片上一起"i殳置^f吏用 CMOS處理的模擬電路和邏輯電路。由于這些優(yōu)點，CMOS圖像傳感器^皮廣泛用于相4幾等。在這種CMOS圖像傳感器中，如圖12所示，廣泛使用作為用于將入射光轉換為電荷的光電轉換元件的光電二極管11。像素電^各 1將累積在光電二極管11中的電荷經由傳送晶體管12傳送至浮置擴散節(jié)點(floating diffusion ) FD。像素電路1執(zhí)行所謂的電荷讀取操作對應于電荷量的、浮置擴散節(jié)點FD的電位在方文大晶體管中 13中被放大，并作為電壓信號(圖像數(shù)據(jù))經由選擇晶體管14輸出至信號線LSGN。
許多CMOS圖像傳感器在讀取操作之后在成像時執(zhí)行用于控制曝光時間的電子快門處理。在電子快門處理中，傳送晶體管12 和復位晶體管15同時切換為導通，光電二才及管11中殘留的電荷一皮釋放到像素電路1的外部，從而調整入射光。CMOS圖像傳感器具有稱作全域快門(也成為全局快門)的處理功能，其中對所有的多個像素電路l執(zhí)行電子快門處理。為了執(zhí) 行全域快門，需要生成對應于圖像傳感器的像素數(shù)量的控制信號并同時控制所有像素電路。通過在行方向順序控制多個以矩陣形式配置像素驅動電路的像素電路1執(zhí)行這樣這種電子快門處理或全域快門處理。像素驅動電路有時可以被配置為在每行具有存儲電路，以告知電子快門處理的自由度來實現(xiàn)電路的縮小化，并使該存儲電路存儲在執(zhí)行電子快門處理之前要經受處理的行(參見日本未審查專利申請公開第JP 2005-311736號，專利文獻1 )。發(fā)明內容由于近年來的^f象素lt增加化和功耗降低化，在全域快門期間會出現(xiàn)引發(fā)像素驅動電路或其它電路中臨時壓降的問題。出現(xiàn)這種問題是因為當進一步增加像素數(shù)量時，通過像素驅動電路驅動的像素電路增加，從而導致需要同時控制大量的像素電路。另一方面，在近年來的圖像拍攝裝置的制造處理中，設計整個 CMOS圖像傳感器的電路以在低電壓下進行操作。因此，如圖13A 和圖13B所示，電壓j氐于初始電源電壓VDD。如圖13B的i文大部分所示，當電源電壓VDD和地電位VSS之間的電位差臨時變小時，由于電路操作電壓降低，所以由電壓變化對電路引起的影響更加明顯。
根據(jù)壓降的振蕩寬度，像素電路的電壓等超過操作閾值電壓，這會引發(fā)這些電路的故障。特別地，在配置為存儲電子快門處理的對象行、然后執(zhí)4于處理的相機中，如果存儲電路的存儲狀態(tài)的定時(圖14中(5))(像素配置的對象行)和電子快門處理的定時(圖14中(10))被時間分割(對應于圖14中的(11)和(12)),則構成存儲電i 各的、諸如晶體管的元件由于壓降而發(fā)生故障，先前存儲的存儲內容被刪除，這會導致拍攝圖像的圖像質量的降低。根據(jù)本發(fā)明的實施例，期望提供即使執(zhí)行用于控制拍攝圖像時的曝光時間的電子快門處理，拍攝圖像的圖像質量也不會降低的像素驅動電路、圖像拍攝裝置以及相機系統(tǒng)。根據(jù)本發(fā)明第一方面的像素驅動電路包括多個像素電路，每一個均包括光電轉換單元，光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，多個所述<象素電3各以矩陣形式進4亍配置；地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)來控制由地址解碼器選擇的像素電路的操作?？刂齐娐房刂漆尫旁诿總€像素電路的光電轉換單元中殘留的電荷的電荷釋放操作，并且存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。優(yōu)選地，存儲電路包括第一存儲電路，用于存儲電荷釋放操作的信息；以及第二存儲電路，用于存儲除電荷釋放操作之外的操作信息。優(yōu)選地，提供一種邏輯電路，用于使存儲電路存儲電荷釋放操作的信息而不管地址解碼器的輸出。優(yōu)選地，邏輯電路控制每個像素電路的電荷釋放操作直到完成電荷釋放操作。優(yōu)選地，提供一種邏輯電路，用于使控制電路執(zhí)行電荷釋放操作而不管第一存儲電路的存儲狀態(tài)。優(yōu)選地，邏輯電路控制每個像素電路的電荷釋放操作直到完成電荷釋放操作。根據(jù)本發(fā)明第二方面的像素驅動電路包括多個像素電路，每一個均包括光電轉換單元，光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，多個所述像素電路以矩陣形式進行配置；地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)來控制由地址解碼器選擇的像素電路的操作。像素電路包括節(jié)點，向其提供通過光電轉換單元累積的電荷；電荷釋放單元，用于釋放節(jié)點的電荷；輸出單元，用于放大并輸出對應于電荷量的節(jié)點的電位。控制電路控制電荷釋放單元，并執(zhí)行用于釋放通過光電轉換單元累積的電荷的電荷釋放操作。存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。優(yōu)選地，存儲電路包括第一存儲電^各，用于存儲電荷釋放4乘作的信息；以及第二存儲電路，用于存儲除電荷釋放操作之外的操作信息。優(yōu)選地，提供一種邏輯電路，用于使存儲電路存儲電荷釋放操作的信息而不管地址解碼器的輸出。優(yōu)選地，邏輯電路控制每個像素電路的電荷釋放操作直到完成電荷釋放操作。
優(yōu)選地，提供一種邏輯電路，用于使控制電路執(zhí)行電荷釋放操作而不管第一存儲電路的存儲狀態(tài)。優(yōu)選地，邏輯電路控制每個像素電路的電荷釋放操作直到完成電荷釋放操作。根據(jù)本發(fā)明第三方面的圖像拍攝裝置包括多個像素電路，每一個均包括光電轉換單元，光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，多個像素電路以矩陣形式進行配置；像素驅動電路，用于順序地選擇像素電路，并控制像素電路；以及讀取單元，用于從被像素驅動電路控制的像素電路中讀取信號。像素驅動電路包括地址解碼器，地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)控制由地址解碼器選擇的像素電路的操作?？刂齐娐房刂朴?于釋放在每個像素電路的光電轉換單元中殘留的電荷的電荷釋放操作。存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。根據(jù)本發(fā)明第四方面的相機系統(tǒng)包括圖像拍攝裝置；光學系統(tǒng)，用于將入射光引導至圖像拍攝裝置的成像區(qū)域；以及信號處理電路，用于處理由圖像拍攝裝置輸出的信號。圖像拍攝裝置包括多個像素電路，每一個均包括光電轉換單元，光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，多個像素電路以矩陣形式進行配置；^象素驅動電^各，用于順序地選擇像素電路，并控制像素電3各；以及讀耳又單元，用于乂人^^象素驅動電路^空制的^象素電^各讀耳又信號。像素驅動電路包括地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)控制由地址解碼器選擇的像素電路的操作?？刂齐娐房刂?用于釋放在每個像素電路的光電轉換單元中殘留的電荷的電荷釋放操作。存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。根據(jù)本發(fā)明實施例，像素驅動電路包括地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)控制由地址解碼器選擇的像素電路的操作?？刂齐娐房刂朴糜卺尫旁诿總€像素電路的光電轉換單元中殘留的電荷的電荷釋放操作。存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。根據(jù)本發(fā)明實施例，可以提供即使執(zhí)行用于控制拍攝圖像時的曝光時間的電子快門處理，但拍攝圖像的圖像質量沒有降低的像素驅動電路、圖像拍攝裝置以及相機系統(tǒng)。

圖1是示出4艮據(jù)本發(fā)明實施例的CMOS圖l象傳感器的結構實例的示圖；圖2是示出根據(jù)本實施例的像素驅動脈沖生成電路的第一結構實例的框圖；圖3是示出根據(jù)本實施例的像素驅動脈沖生成電路的詳細電路圖；圖4是采用根據(jù)第一結構實例的像素驅動脈沖生成電路的 CMOS圖像傳感器的時序圖；圖5是示出根據(jù)本實施例的像素驅動脈沖生成電路的第二結構實例的框圖6是圖5中像素驅動脈沖生成電路的詳細電路圖；圖7是采用根據(jù)本結構實例的像素驅動脈沖生成電路的CMOS 圖像傳感器的時序圖；圖8是示出根據(jù)本實施例的像素驅動脈沖生成電路的第三結構實例的框圖；圖9是圖8中像素驅動脈沖生成電路的詳細電路圖；圖10是采用才艮據(jù)本結構實例的^象素驅動脈沖生成電i 各的 CMOS圖^f象傳感器的時序圖；圖11是示出應用根據(jù)本發(fā)明實施例的圖像拍攝裝置的相機系統(tǒng)的一個結構實例的示圖；圖12是示出像素電路的一個實例的電路圖；圖13A和圖13B是分別示出由4象素驅動電路生成的脈沖信號的一個實例的曲線圖；以及圖14是現(xiàn)有沖支術的CMOS圖Y象傳感器的一個實例。
具體實施方式
參照附圖，描述本發(fā)明的實施例。圖1是示出^4居本發(fā)明實施例的CMOS圖像傳感器的結構實例的示圖。圖1所示的CMOS圖像傳感器(圖像拍攝裝置)100包括像素陣列單元101、地址解碼器102、像素驅動脈沖生成電路103、像素驅動單元104、4象素專命出凝:」悟并-串處理單元105、專lr出電3各單元106、傳感器控制單元107、外部電源(電池)108和109以及開關110和 111。注意，地址解碼器102、像素驅動脈沖生成電路103、像素驅動單元104分別對應于本發(fā)明的像素驅動電路，以及像素輸出數(shù)據(jù) 并-串處理單元105對應于本發(fā)明實施例的讀取單元。這些組成元件中，在IC芯片112上集成《象素陣列單元101、；也址解碼器102、像素驅動脈沖生成電路103、像素驅動單元104、像素車命出教:才居并-串處理單元105、豐敘出電路單元106和^f專感器控制單元107。例如，在IC芯片112上形成有電源端TV1 TV5，通過電源 108向其4是供電源電壓VDD1;電源端TV6和TV7,通過電源109 向其4是供電源電壓VDD2;電源端TGI TG6，連4矣至;也電^f立GND; 輸入端TIl，例如向其提供控制信號SCTL;以及輸出端TOl。在IC芯片112上，電源端TV1連接至地址解碼器102和像素驅動脈沖生成電路103的電源端Pow，電源端TV2連接至像素驅動單元104的電源端Pow，電源端TV3連4妄至4命出電^各單元106的電源端Pow,電源端TV4連4妄至^f象素津lT出^:l居并-串處理單元105的電源端Pow，以及電源端TV5連4妄至4專感器纟空制單元107的電源端 Pow。電源端TV6連接至設置在像素驅動單元104中的電平轉換器組 (level shifter group ) 1041的電源端Pow2,以及電源端TV7連接_ 至j象素陣列單元ioi的每條電源線LVDD。
在4象素陣列單元101中，以矩陣形式配置多個^象素電i 各101A。在圖l中，為了簡單，在圖中以三行三列的^f象素配置方式示出^f象素陣列單元101。在圖1中，示出了通過四個晶體管配置CMOS圖像傳感器100 的l象素的實例。例如，像素電路101A具有作為光電轉換元件的光電二極管121, 并且還具有下列四個晶體管作為相對于單個光電二極管121 的有源元件傳送晶體管122、；汶大晶體管123、選4奪晶體管124 和復4立晶體管125。傳送晶體管122和復位晶體管125對應于本發(fā)明的電荷釋^L單元，以及放大晶體管123對應于本發(fā)明的輸出單元。光電二極管121將入射光光電轉換為具有對應于入射光量的數(shù) 量的電荷(在這種情況下為電子)。在光電二極管121和浮置擴散節(jié)點FD之間連接傳送晶體管122。通過傳送控制線LTx向傳送晶體管122的柵極(傳送柵極) 才是供驅動信號，從而將在光電二才及管121中光電轉換的電子傳送至浮置擴散節(jié)點FD。放大晶體管123的柵極連接至浮置擴散節(jié)點FD。放大晶體管 123經由選擇晶體管124連接至信號線LSGN,并與像素部分外的恒定電流源構成源4及3艮隨器。通過選擇控制線LSEL將地址信號提供給選擇晶體管124的柵極。當選擇晶體管124導通時，放大晶體管123放大浮置擴散節(jié)點 FD的電位，并將對應于該電位的電壓輸出至信號線LSGN。通過信
號線LSGN,將從每個像素輸出的電壓輸出至像素輸出數(shù)據(jù)并-串處理單元105。例如，因為以行為單位連接傳送晶體管122、選l奪晶體管124 和復位晶體管125的柵極，所以為一行的每個像素同時執(zhí)行這些操作。以像素陣列的每行為單位對在像素陣列單元101中進行配線的復位控制線LRST、傳送控制線LTX和選擇控制線LSEL進行配線作為一組。通過像素驅動單元104驅動復位控制線LRST、傳送控制線LTX 和選擇控制線LSEL。地址編碼器102具有對象4亍選4奪電3各(未示出)，用于響應于傳感器控制單元107的地址控制信號S102選擇將被控制的像素陣列的行，并選擇將被控制的行方向上的像素電路101A。像素驅動脈沖生成電鴻"03具有存儲器(存儲)電路和定時控制電路(未示出)。7像素驅動^永沖生成電^各103響應于傳感器控制單元107的控制信號S103生成像素陣列每一行的驅動脈沖，并將生成的驅動脈沖車#出至1象素驅動單元104。稍后將詳細描述像素驅動脈沖生成電路103。通過電平轉換器組(驅動器組)1041和控制邏輯電路組1042 構成^f象素驅動單元104，其中，電平轉換器組(驅動器組)1041包括作為與復位控制線LRST、傳送控制線LTX和選^^控制線LSEL 每一條均連接的控制線的驅動器的多個電平轉換器，以及控制邏輯電路組1042用于控制電平轉換器組1041的每個電平轉換器LS的驅動。在電平轉換器組1041中，為像素陣列的每一行配置分別與復位控制線LRST、傳送控制線LTX和選擇控制線LSEL連接的三個電平轉換器LS1、 LS2和LS3。當通過電源109經由電源端TV6接通電源電壓VDD2時，接通電平轉換器組(驅動器組)1041,并且即使停止電源電壓VDD1 對諸如地址解碼器的其它元件的電源供給也保持運轉狀態(tài)。在控制邏輯電路組1042中，配置用于控制電平轉換器組1041 的各個電平轉換器LS的輸入的多個或非門NR以對應于各個電平轉換器LS的陣列。各個或非門NR的輸出連接至作為對應驅動器的電平轉換器LS的輸入端。分別將第一個輸入端連接至像素驅動"永沖生成電路103的驅動脈沖的供給線，將第二輸入端共同連接至IC芯片112的輸入端TIl。例如，通過控制器(未示出)向輸入端TI1 提供控制信號SCTL。當提供高電平的控制信號SCTL時，至少可以使傳送控制線 LTX處于4氐電平而不管來自像素驅動力永沖生成電路103的脈沖信號如何，并且可以在電荷(信息)積累狀態(tài)下保持像素電路101A。在開關110中，固定接點a連接至IC芯片112的電源端TV1、 TV3 、 TV4和TV5 ，啟動接點b連接至電源108的正極和電源端TV2 ，以及啟動(actuating )接點c連接至電源108的負極和電源端TGI ~ TG6。
例如，開關110響應于通過未示出的控制器(或傳感器控制單元107 )的切換信號SW將固定接點a連接至啟動接點b或c。具體地，向開關110提供切換信號SW，使得在正常的總體操作期間連接固定接點a和啟動接點b。因此，經由電源端TV1 ~ TV5, 通過電源108向IC芯片112的地址解碼器102、 -像素驅動力永沖生成電路103、像素驅動單元104、像素輸出數(shù)據(jù)并-串處理單元105、輸出電路單元106和傳感器控制單元107提供電源電壓VDD1。向開關110提供切換信號SW，使得在像素陣列單元101中的電荷累積期間連4妄固定4妾點a和啟動4妄點c。因此，電源端TV1、 TV3、 TV4和TV5連孑妄至地電位，并停止通過電源108向IC芯片 112的地址解碼器102、〗象素驅動脈沖生成電^各103、〗象素輸出凄丈據(jù) 并-串處理單元105、 l命出電^各單元106和傳感器控制單元107 4是供電源電壓VDD1。在開關lll中，固定4妄點a連4妾至IC芯片112的電源端TV7，啟動4妄點b連4妄至電源109的正才及和電源端TV6，以及啟動4妄點c 連4妾至電源108的負才及。例如，開關111響應于通過未示出的控制器(或傳感器控制單元107 )的切換信號SW連4妄固定4妄點a與啟動4妄點b或c。具體地，向開關111提供切換信號SW,使得在正常的總體操作期間連接固定接點a和啟動接點b。因此，經由電源端TV6和TV7，通過電源109向像素驅動單元104中的電平轉換器組1041和IC芯片112的像素陣列單元101的各條電源線LVDD提供電源電壓 VDD2。
向開關111才是供切換信號SW,使得在像素陣列單元101的電荷累積期間連接固定接點a和啟動接點c。因此，電源端TV7連接至地電位，并停止通過電源109向IC芯片112的^f象素陣列單元101 的各條電源線提供電源電壓VDD2，并將像素陣列單元101的各條電源線LVDD保持為地電位。<象素輸出凄史據(jù)并-串處理單元105經由信號線LSGN從相同列的像素電路101A逐像素地讀出圖像數(shù)據(jù)(電壓信號)，并將讀^^數(shù) 據(jù)輸出至輸出電3各單元106。輸出電路單元106對從像素輸出數(shù)據(jù)并-串處理單元105輸入的圖<象數(shù)據(jù)應用諸如》文大的處理，并將圖i象凄t據(jù)輸出至IC芯片112 6勺夕卜吾卩。(像素驅動脈沖生成電3各的第一結構實例)。隨后將詳細描述〗象素驅動力永沖生成電^各103的第一結構實例。圖2是示出根據(jù)本實施例的像素驅動脈沖生成電路的第一結構實例的框圖。圖3是根據(jù)本實施例的像素驅動脈沖生成電路的詳細電路圖。為了簡化描述，在圖2和圖3中，例如，l又示出了對應于圖l 中第一行的像素配置所對應的部分，并且僅描述該部分。如圖2所示，像素驅動脈沖生成電路103包括存儲器(存儲) 電路1031和定時控制電路1032。定時控制電路1032對應于本發(fā)明實施例的控制電^各。如圖2所示，地址解碼器102具有對象行選擇電路(未示出)，用于響應于地址控制信號S102選才奪將^皮控制的"f象素陣列，并通過將被控制的每個像素配置行將地址選擇信號AD輸出至存儲器電路 1031。存^f諸器電^各1031響應于/人地址解碼器102輸入的地址選4奪信號AD和/人傳感器控制單元107輸入的存儲控制信號S1031,存4諸將通過由地址解碼器102選擇的像素陣列的各個像素電路101A執(zhí) 行的操作信息，并將表示存儲狀態(tài)的信號S10311或S10312輸出至定時控制電^各1032。從存儲器電^各1031將輸入表示存儲狀態(tài)的信號S10311或 S10312輸出至定時控制電路1032。此夕卜，定時控制電路1032響應于來自傳感器控制單元107的定時控制信號S1032，生成用于控制由地址解碼器102選擇的行的像素電路101A的復位控制信號RST、傳送控制信號Tx、選擇控制信號SEL,并將信號輸出至像素驅動單元104。定時控制電3各1032基于由存儲電路1031輸出的信號S10311, 同時生成高電平復位控制信號RST和傳送控制信號Tx，并且將像素電路101A的傳送晶體管122和復位晶體管125切換為導通，以執(zhí)行用于經由選4奪晶體管124將殘留在光電二極管121中的電荷釋放到像素電路101A外部的執(zhí)行電子快門處理(電荷釋》丈操作)。為了簡化描述，由定時控制電路1032輸出的各個信號的名稱與由像素驅動電路104輸出的各個信號的名稱(復位控制信號RST、傳送控制信號Tx和選擇控制信號SEL ) —致。下文，參照圖3描述存儲器電路1031的連接模式。存儲器電路1031包括第一存儲器(存儲)電路10311、第二存儲器(存儲)電路10312、與門10313和與門10314。存儲器電路10311包括i殳置端Sl、復位端Rl和輸出端Ql。分別將f殳置端Sl連4妄至與門10313的IIT出端，將復位端Rl經由節(jié) 點ND1連接至信號線LSLR，以及將輸出端Ql連接至節(jié)點ND2。當將高電平信號輸入至設置端Sl時，存儲器電^各10311保持狀態(tài)直到高電平信號輸入至復位端Rl，并將高電平信號輸出至輸出端Ql。當存儲器電路10311保持(存儲)高電平(邏輯值是1 )的狀態(tài)時，這表示同時將圖1所示像素電路101A的傳送晶體管122和復位晶體管125切換為導通的電子快門處理。存儲器電^各10312包括i殳置端S2、復位端R2和輸出端Q2。分別將設置端S2連接至與門10314的輸出端，將復位端R2經由節(jié) 點ND3連接至信號線LSLR，以及將輸出端Q2連接至節(jié)點ND4。當將高電平信號輸入至設置端S2時，存儲器電路10312保持狀態(tài)直到高電平信號輸入至復位端R2，并將高電平信號輸出至輸出端Q2。當存儲器電路10312保持高電平(邏輯值是l)的狀態(tài)時，這表示傳送晶體管122、選擇晶體管124和復位晶體管125被控制，并從像素電路101A讀取像素數(shù)據(jù)。注意，例如，上述各個存儲器電路10311和10312可以是觸發(fā) 器，也可以是鎖存電路等，只要能夠提供存儲功能即可，電路不限于本實施例中的電路。
對于與門10313，分別將其第一輸入端經由節(jié)點ND5連接至地址解碼器102,將第二輸入端經由節(jié)點ND6連4妄至信號線LSLS，以及將輸出端連接至存儲器電路10311的設置端S2。對于與門10314，分別將其第一輸入端經由節(jié)點ND5連接至地址解碼器102,將第二輸入端經由節(jié)點ND7連4妄至信號線LRLS, 以及將輸出端連接至存儲器電路10312的設置端S2。隨后，描述定時控制器1032的連接模式。定時控制器1032包4舌與門10321- 10325以及或門10326和 10327。對于與門10321，分別將其第一輸入端經由節(jié)點ND8連接至信號線LRT,將第二輸入端連接至節(jié)點ND4，以及將輸出端連接至或門10326的第二iir入端。對于與門10322，分別將其第一輸入端經由節(jié)點ND9連4妾至信號線LRR，將第二輸入端連接至節(jié)點ND10,以及將輸出端連接至或門10327的第二輸入端。對于與門10323，分別將其第一輸入端經由節(jié)點ND11連4妄至信號線LRS,將第二輸入端連接至節(jié)點NDIO，以及將輸出端連接至選擇控制線LSEL。對于與門10324,分別將第一輸入端經由節(jié)點ND12連接至信號線LST，將第二輸入端連接至節(jié)點ND2，以及將輸出端連接至或門10326的第一輸入端。對于與門10325,分別將第一輸入端經由節(jié)點ND13連接至信號線LSR，將第二輸入端連接至節(jié)點ND2，以及將輸出端連接至或門10327的第一輸入端。為了簡化描述，通過其提供定時控制電路1032的輸出信號的各條信號線的名稱與通過其提供像素驅動電路104的輸出信號的各條信號線的名稱(復位控制線LRST、傳送控制線LTx和選擇控制線LSEL) —致。對于或門10326，分別將其第一輸入端連4妻至與門10324的輸出端，將第二輸入端連4妻至與門10321的l俞出端，以及將輸出端連接至傳送控制線LTx。對于或門10327，分別將第一輸入端連接至與門10325的輸出端，將第二輸入端連接至與門10322的輸出端，以及將輸出端連接至復位控制線LRST。如圖3所示，經由節(jié)點ND2和ND4相互連4妾存^f諸器電^各1031 和定時控制電^各1032。隨后，適當時參照圖1、圖3和圖4通過集中于存儲器電路1031 和定時控制電^各1032來描述CMOS圖^象傳感器100的才喿作。圖4是采用根據(jù)本結構實例的像素驅動脈沖生成電路的CMOS 圖像傳感器的時序圖。圖4中(l)的Hsync表示一個水平時間周期，圖4中的(2) ~ (5 )表示將被提供給構成圖3中存儲器電^各1031的信號線LRLR、 LRLS、 LSLR、 LSLS的存儲控制信號RLR、 RLS、 SLR和SLS (圖 2中的存儲控制信號S1031)，以及圖4中的(6) ~ (10)表示將一皮提供給構成圖3中定時控制電^各1032的信號線LRS、LRR、LRT、 LSR和LST的定時控制信號RS、 RR、 RT、 SR和ST(圖2中的定時控制信號1032)。在圖4( 1 )中所示的一個水平時間周期內，在正常才乘作時間內，開關110通過切換j言號SW(未示出)連4妻固定4姿點a和啟動4妄點b (參見圖1)。因此，經由電源端TV1 TV5，通過電源108向IC 芯片112的地址解碼器102、像素驅動脈沖生成電路103、像素驅動單元104、像素輸出數(shù)據(jù)并-串處理單元105、輸出電路單元106 和傳感器控制單元107提供電源電壓VDD1。類似地，開關111通過切換信號SW (未示出)連接固定接點 a和啟動接點b (參見圖1 )。因此，經由電源端TV6和TV7，通過電源109向IC芯片112中的^象素驅動單元104內的電平轉才灸器組 1041和像素陣列單元101的各條電源線LVDD提供電源電壓 VDD2。在這種狀態(tài)下，傳感器控制單元107生成用于指定將被訪問的 ^象素配置^f于的地址，并將生成的地址發(fā)送到地址解碼器102作為地址控制信號S102。隨后，地址解碼器102將^f吏對應于指定^^素^f亍的輸出變得有效(active)的地址選擇信號AD輸出至存儲電路1031 (參見圖1和圖3)。通過高電平存儲控制信號RLR (圖4中的(2))，存儲器電路 10312將輸入至復位端R2的存儲內容進行復位(例如，邏輯值變為0的^f氐電平)。此后，將高電平存儲控制信號RLS (圖4中的(3 ))輸入至與門10314的第二輸入端，并將高電平地址選4奪信號AD輸入至第一輸入端。結果，與門10314的輸出變?yōu)楦唠娖?。存^f諸器電^各10312
通過輸入至設置端S2的高電平信號存儲有效狀態(tài)(例如，邏輯值變?yōu)閘的高電平)，并將存儲狀態(tài)輸出至輸出端Q2。在該時間段內，指定像素行中的像素電路101A的傳送晶體管 122、復位晶體管125和選擇晶體管124處于截止狀態(tài)，因此，光電二極管121將入射光轉換為電荷，并在時間段tl內累積電荷。在完成電荷累積之后(時間段tl)，處于有效狀態(tài)的存儲器電路10312的輸出4皮輸入至與門10322和10323的第二專俞入端，在時間段t2內將高電平定時控制信號RS (圖4中的(6))輸入至與門 10323的第一輸入端，并在時間段t3內將高電平定時控制信號RR (圖4中的(7 ) )l餘入至與門10322的第一l命入端。結果，與門10322 和10323的llr出;^變?yōu)楦唠娖健⒂膳c門10322輸出的高電平信號輸入至或門10327的第二輸入端，從而或門10327的輸出變?yōu)楦唠娖?。定時控制電路1032在直到完成電子快門處理的時間段(時間段t2)內輸出高電平選擇控制信號SEL,并在時間段t3內輸出高電平復位控制信號RST。通過這種操作，復位浮置擴散節(jié)點FD的電位被復位至控制線 LRST的電位(圖1 )。在復位浮置擴散節(jié)點FD的電位之后，將高電平存儲控制信號 SLR輸入至復位端R1 (圖4中的(4))，并且存儲器電^各10311復位存儲狀態(tài)。向與門10313的第一1俞入端$俞入高電平;也址選擇4言號AD，并在時間段t4內向第二輸入端輸入高電平存儲控制信號SLS(圖4中的(5))。因此，與門10313的l餘出變?yōu)楦唠娖健?br> 通過輸入至設置端Sl的高電平信號，存^f諸器電路10311在直到完成電子快門處理的時間4殳(時間4殳t4)內存儲有效狀態(tài)，并將存儲狀態(tài)輸出至輸出端Ql。隨后，在時間段t5內向與門10321的第一輸入端輸入高電平定時控制信號RT (圖4中的(8 )),并向第二輸入端輸入處于有效狀態(tài)的存儲電路10312的輸出，從而與門10321的輸出變?yōu)楦唠娖?。向或門10326的第二輸入端輸入由與門103211#出的高電平4言號，并且定時控制電路1032在時間段t5內輸出高電平傳送控制信 T Tx。因此，將與由地址解碼器102指定的像素行相對應的像素電路 101A的光電二極管121中累積的電荷傳送至浮置擴散節(jié)點FD。放大晶體管123放大對應于電荷量的浮置擴散節(jié)點FD的電位。此時，由于選擇晶體管124處于導通狀態(tài)，所以將來自像素電路101A的圖像數(shù)據(jù)(電壓信號)的輸出由每行經由信號線LSGN 傳送至像素輸出數(shù)據(jù)并-串處理單元105。隨后，沖丸行電子快門處理。在時間l殳t6內向與門10325的第一輸入端輸入高電平定時控制信號SR (圖4中的(9))，在時間l殳t6 內向與門10324的第一輸入端輸入高電平定時控制信號ST (圖4 中的(10))。此外，向兩個與門的第二輸入端共同輸入處于有效狀態(tài)的存儲電路10311的輸出，因此，兩個與門的輸出變?yōu)楦唠娖?。分別向或門10326的第一輸入端輸入由與門10324輸出的高電平信號，并向或門10327的第一輸入端輸入由與門10325輸出的高
電平信號，且定時控制電路1032在時間段t6內輸出高電平傳送控制信號Tx和復位控制信號RST (圖4中的(12 ))。因此，經由信號線LSGN從像素電路101A釋放殘留在光電二極管121中的全部電荷，并完成電子快門處理。在電子快門處理完成之后，從像素輸出數(shù)據(jù)并-串處理單元105 輸出每個像素的圖像數(shù)據(jù)，并通過輸出電路單元106將圖像數(shù)據(jù)輸出到芯片的外部。因此，完成一個水平時間周期l喿作。如上所述，在本實施例中，存儲器電i 各1031具有第一存^f諸器電路10311和第二存儲器電路10312，并且如圖4中的(11 )和(12) 所示，第一存儲器電^各10311保持存儲狀態(tài)直到完成電子快門處理。因此，即使在諸如像素驅動脈沖電路的電路中發(fā)生電壓變化，也具有可以避免諸如由存儲器電路1031 (存儲器電路10311)的重寫所引起的故障的風險的優(yōu),泉。在本實施例中，像素驅動脈沖生成電路103中的定時控制電路 1032控制像素陣列，因此，具有可以通過簡單的電路改變來實現(xiàn)電子快門處理而用不增加電^各面積的伊0點。在本實施例中，為了減少在整個芯片中引起的漏電流，提供下列功能。如圖1所示，當以高電平將控制信號SCTL提供給輸入端TI1 時，至少可以在^象素驅動單元104中使傳送控制線LTx為^f氐電平而不管來自像素驅動脈沖生成電路103的脈沖信號，并且可以將4象素電路101A固定為電荷(信號)累積狀態(tài)。
此時，如上所述，在像素陣列單元101中的電荷累積時間段tl內(參見圖4)，向開關110提供切換信號SW,使得在像素陣列單元IOI中的電荷累積時間段內連接固定接點a和啟動接點b。因此，電源端TV1、 TV3、 TV4和TV5連接至地電位，并停止通過電源 108向IC芯片112的:l也址解碼器102、 4象素驅動月永沖生成電3各103、像素輸出數(shù)據(jù)并-串處理單元105、輸出電^各單元106和傳感器控制單元107提供電源電壓VDD1。類似;也，向開關111才是供切換^言號SW，以連4妾固定4妄點a和啟動接點b。因此，電源端TV7連4妻至地電位，并停止通過電源109 向IC芯片112的像素陣列單元101的各條電源線提供電源電壓 VDD2,并將像素陣列單元101的各條電源線LVDD保持為地電位。以這種方式，即使停止了向除像素驅動單元104之外的電路的電源供應，像素也可以保持累積狀態(tài)。在電荷累積之后，可以將開關110和111的固定接點a切換至啟動接點b,以執(zhí)行上述CMOS圖像傳感器100的操作。即使以這種方式，在本實施例中，可以執(zhí)行上述電子快門處理，并且在整個芯片中引起的漏電流可以被減少至僅為4象素驅動電路 104的部分。(像素驅動脈沖生成電3各的第二結構實例)隨后，詳細描述^象素驅動"永沖生成電^各103的第二結構實例。圖5是示出根據(jù)本實施例的像素驅動脈沖生成電^各的第二結構實例的框圖。圖6是圖5所示像素驅動脈沖生成電路的詳細電路圖。
圖7是采用根據(jù)本結構實例的像素驅動脈沖生成電路的CMOS圖像傳感器的時序圖。為了簡化描述，在圖5和6中，例如，4又示出對應于圖1中的第一行的^f象素配置的部分，并且^f又描述所示出的部分。配置第二結構實例，使得地址解碼器102具有對象行選擇電路 (未示出)，但是配置該結構實例使得不管對象行選擇電路是否存在，都可以執(zhí)行電子快門處理。本結構實例和第一結構實例之間的具體差別是如圖5所示，地址解碼器102不包括對象行選擇電路，行選擇控制信號ASE輸入至像素驅動脈沖生成電路103a的存儲器電^各1031a,并且如6所示， ^殳置或門10315和提供有4亍選擇控制信號ASE的信號線LASE。配置^象素驅動月永沖生成電^各103,佳J尋在或門10315中，如圖 6所示，分別將第一專lT入端經由節(jié)點ND14連4妄至4言號線LASE，將第二輸入端連接至地址解碼器102，并將輸出端連接至節(jié)點 ND5a?；蜷T10315對應于本發(fā)明的邏輯電^^。在該結構實例中，如圖7中(10)和(11)所示，在直到結束用于將被選擇的像素配置行的電子快門處理的時間段內，即，在等于存儲控制信號SLS的時間段的時間段t4內，傳感器控制單元107 將高電平行選擇控制信號ASE提供給信號線LASE 。在該時間段內，由于向或門10315的第一輸入端輸入高電平行選擇控制信號ASE，所以盡管沒有向第二輸入端輸入地址選擇信號AD,但或門10315 仍輸出高電平信號，并使存儲器電路10311存儲用于執(zhí)行電子快門處理的信息。因此，像素驅動脈沖生成電路103可以在選擇將進行電子快門處理的像素配置的同時，對所選像素配置的像素電路IOIA執(zhí)行電子快門處理。如上所述，同樣在該結構實例中，如圖7中的(12)和(13 ) 所示，第一存儲器電路10311保持存儲狀態(tài)直到電子快門處理結束，從而具有可以避免諸如由存儲器電路1031a的重寫所引起的故障的風險的優(yōu)點。此外，在該結構實例中，具有可以通過簡單的電路改變實現(xiàn)電子快門處理而不用增加電路面積的優(yōu)點。此外，當需要不僅在電子快門處理時而且在全域快門時確實保持存儲器電路1031a的存儲狀態(tài)時，該結構實例是更優(yōu)選的。(像素驅動脈沖生成電^各第三結構實例)隨后，詳細描述像素驅動脈沖生成電路103的第三結構實例。圖8是示出根據(jù)本實施例的像素驅動脈沖生成電路的第三結構實例的框圖。圖9是圖8中的像素驅動脈沖生成電路的詳細電路圖。圖IO是釆用才艮據(jù)該結構實例的像素驅動脈沖生成電路的CMOS圖像傳感器的時序圖。為了簡化描述，在圖8和9中，例如，^f又示出了對應于圖l中第一行的像素配置的部分，并且僅描述所示出的部分。類似于第二結構實例，在本結構實例中，可以^U亍電子快門處理而不管只于象^亍選4奪電^各是否存在。然而，或門10315和4是供有4亍選^^控制信號ASE的信號線LASE的配置是不同的。下文，^又描述第一和第二結構實例之間的差別。如圖8所示，在該結構實例中，向^f象素驅動脈沖生成電^^103b 的定時控制電路1032a輸入行選擇控制信號ASE。如圖9所示，在定時控制電路1032a中配置或門10315a和信號線LASE。在或門10315a中，分別將第一輸入端經由節(jié)點ND14連接至信號線LASE，將第二輸入端連4妄至存儲器電3各10311a的輸出端 Ql，并將輸出端連4妄至節(jié)點ND2a。在該結構實例中，如圖10中的(5)所示，提供將被提供給存儲器電路10311a的存儲控制信號SLS作為脈沖信號。如圖10中的(6)所示，在結束用于將被選4奪的^象素配置行的電子快門處理時，傳感器控制單元107在時間段t4內將高電平行選擇控制信號ASE提供給信號線LASE。在該結構實例中，即使存儲器電^各10311a沒有存4諸電子快門處理的操作信息直到結束電子快門處理，但在時間段t4內將高電平行選擇控制信號ASE提供給信號線LASE，并且或門10315a的輸出變?yōu)楦唠娖?保持導通狀態(tài))，從而寺丸行用于所選〗象素配置行的電子快門處理。如上所述，在該結構實例中，如圖10中的(12)和(13)所示，將高電平行選擇控制信號ASE提供給信號線LASE直到電子快門處理結束，從而具有可以避免諸如由存儲器電路1031的重寫所引起的故障的風險的優(yōu)點。此外，在該結構實例中，具有可以通過簡單的電^各改變實現(xiàn)電子快門處理而不增加電^各面積的優(yōu)點。
雖然沒有特別限制，但例如可以將根據(jù)各個實施例的CMOS 圖像傳感器配置為安裝列并列模數(shù)轉換器(下文簡稱為ADC)的 CMOS圖"f象傳感器。可以將具有這種效果的圖像傳感器應用作為數(shù)碼機或攝像機的圖像拍攝裝置。圖11是示出應用采用根據(jù)本發(fā)明實施例的像素驅動電路的圖像傳感器(圖像拍攝裝置)的相機系統(tǒng)的一個結構實例的示圖。如圖11所示，相才幾系統(tǒng)200包括圖1象拍4最裝置210，對其可以應用采用根據(jù)實施例的像素驅動脈沖生成電路103的CMOS圖像傳感器(圖像拍攝裝置)100;光學系統(tǒng)，例如透鏡220，用于將入射光引導(形成對象圖像)至圖像拍攝裝置210的像素區(qū)域，用于才艮據(jù)入射光(圖^f象光)在成像表面上形成圖像；驅動電^各(DRV) 230，用于驅動圖像拍攝裝置210;以及信號處理電路(PRC) 240，用于處理圖像拍才聶裝置210的輸出信號。驅動電路230包括定時發(fā)生器(未示出)，用于生成包括用于驅動圖像拍攝裝置210中的電路的開始脈沖或時鐘脈沖的各種定時信號，并以預定的定時信號驅動圖像拍攝裝置210。信號處理電路240對圖像拍攝裝置210的輸出信號應用諸如 CDS (相關雙采樣)的信號處理。例如，在諸如存儲器的記錄介質中記錄在信號處理電路240中處理的圖像信號。記錄在記錄介質中的圖像信息是通過打印機等的硬拷貝。在信號處理電路240中被處理的圖像信號作為移動圖像被投影在由液晶顯示器等形成的監(jiān)控器上。
如上所述，根據(jù)本實施例，圖像傳感器包括多個像素電路，每一個均包括用于將入射光轉換為電荷并累積所轉換電荷的光電轉換單元，多個^f象素電^各以矩陣形式配置；地址解碼器102，用于選擇將被控制的、配置在同一線上的像素電路；存儲器電路1031, 用于存儲將被由地址解碼器102選擇的像素電路所執(zhí)行的操作信息；以及定時控制電路1032，用于根據(jù)存儲器電路1031的存儲狀態(tài)控制通過地址解碼器102選擇的像素電路的操作。定時控制電路1032控制釋放殘留在每個像素電路的光電轉換單元中的電荷的電荷釋放操作，并且存儲器電路1031保持存儲狀態(tài)直到完成電荷釋放操作。因此，即使在諸如像素電路(地址解碼器、像素驅動脈沖生成電路和像素驅動單元)等的電路中發(fā)生電壓變化等，也具有不^^義在電子快門處理時而且在全域快門時避免諸如由存儲器電路的重寫所引起的故障的風險的優(yōu)點。此外，在本實施例中，像素驅動脈沖生成電路中的定時控制電路控制像素配置以執(zhí)行電子快門處理，因此，具有不僅可以減少電路面積的增加，而且可以通過簡單的電路改變實現(xiàn)電子快門處理的優(yōu)點。此夕卜，在本實施例中，可以加強對電路壓降的4氐抗特性而不削弱諸如電子快門處理的自由程度和面積減少的優(yōu)點，因此，提高了釆用圖像拍攝裝置的相機系統(tǒng)的性能。根據(jù)本實施例，在長時間累積時，可以抑制由CMOS圖像傳感器上集成的電^各的泄漏所產生的熱量，并且可以抑制由熱量產生所引起的暗電流生成，即，圖^f象質量的劣^f匕。
與使用一般的基板偏置效果的泄漏抑制技術相比，本發(fā)明可以 4又通過開啟或關閉電源來應用，因此，可以更容易i殳計芯片電^各結構和系鄉(xiāng)充結構。本領域的技術人員應該理解，根據(jù)設計要求和其它因素，可以有多種修改、組合、再組合和改進，均應包含在本發(fā)明的權利要求或等同物的范圍之內。
權利要求
1. 一種像素驅動電路，包括多個像素電路，每一個均包括光電轉換單元，所述光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，所述多個所述像素電路以矩陣形式進行配置；地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被所述地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)所述存儲電路的存儲狀態(tài)來控制由所述地址解碼器選擇的像素電路的操作，其中，所述控制電路控制釋放在每個像素電路的所述光電轉換單元中殘留的電荷的電荷釋放操作，以及所述存儲電路保持所述存儲狀態(tài)直到完成所述電荷釋放操作。
2. 根據(jù)權利要求1所述的像素驅動電路，其中，所述存儲電路包括第一存儲電路，用于存儲所述電荷釋放操作的信息，以及第二存儲電路，用于存儲除所述電荷釋放操作之外的操作信息。
3. 根據(jù)權利要求2所述的像素驅動電路，包括邏輯電路，用于使所述存儲電路存儲所述電荷釋放操作的信息而不管所述地址解碼器的輸出。
4. 根據(jù)權利要求3所述的像素驅動電路，其中，所述邏輯電路控制每個像素電路的所述電荷釋放操作直到完成所述電荷釋放操作。
5. 根據(jù)權利要求2所述的像素驅動電路，包括邏輯電路，用于使所述控制電路執(zhí)行所述電荷釋放操作而不管所述第一存儲電路的存儲狀態(tài)。
6. 根據(jù)權利要求5所述的像素驅動電路，其中，所述邏輯電路控制每個像素電路的所述電荷釋放操作直到完成所述電荷釋放操作。
7. —種像素驅動電路，包括多個像素電路，每一個均包括光電轉換單元，所述光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，所述多個所述j象素電^各以矩陣形式進^f亍配置；地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被所述地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)所述存儲電路的存儲狀態(tài)來控制由所述地址解碼器選擇的像素電路的操作，其中，所述像素電路包括節(jié)點，向其提供通過所述光電轉換單元累積的電荷；電荷釋放單元，用于釋放所述節(jié)點的電荷；輸出單元，用于放大對應于電荷量的所述節(jié)點的電 4立，并1#出經過方文大的電4立，所述控制電^各控制所述電荷釋》文單元，以執(zhí)行用于釋i文由所述光電轉換單元累積的電荷的電荷釋方文才喿作，以及所述存儲電路保持存儲狀態(tài)直到完成所述電荷釋放操作。
8. 根據(jù)權利要求7所述的像素驅動電路，其中，所述存儲電路包括第一存儲電路，用于存儲所述電荷釋放操作的信息，以及第二存儲電路，用于存儲除所述電荷釋放操作之外的操作信息。
9. 根據(jù)權利要求8所述的像素驅動電路，包括邏輯電路，用于使所述存儲電路存儲所述電荷釋放操作的信息而不管所述地址解碼器的輸出。
10. 根據(jù)權利要求9所述的像素驅動電路，其中，所述邏輯電路控制每個像素電路的所述電荷釋放操作直到完成所述電荷釋放操作。
11. 根據(jù)權利要求8所述的像素驅動電路，包括邏輯電路，用于使所述控制電路執(zhí)行所述電荷釋放操作而不管所述第一存儲電路的存儲狀態(tài)。
12. 根據(jù)權利要求11所述的像素驅動電路，其中，所述邏輯電路控制每個像素電路的所述電荷釋^:操作直到完成所述電荷釋放操作。
13. —種圖像拍攝裝置，包括多個像素電路，每一個均包括光電轉換單元，所述光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，所述多個^象素電^各以矩陣形式進行配置；像素驅動電路，用于順序地選擇并控制像素電路；以及讀取單元，用于從被所述像素驅動電路控制的像素電路中讀取信號，其中，所述像素驅動電路包括；地址解碼器，用于選擇配置在同一線上將^皮控制的 ^象素電^各；存儲電路，用于存儲將被所述地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于^r艮據(jù)所述存儲電^^的存儲狀態(tài)控制由所述地址解碼器選擇的像素電路的操作；所述控制電路控制釋放在每個像素電路的所述光電轉換單元中殘留的電荷的電荷釋》文操作；以及所述存儲電路保持所述存儲狀態(tài)直到完成所述電荷釋放操作。
14. 一種相機系統(tǒng)，包括圖像拍攝裝置；光學系統(tǒng)，用于將入射光引導至所述圖像拍攝裝置的成 4象區(qū)i或；以及信號處理電路，用于處理由所述圖像拍攝裝置輸出的信號，其中，所述圖像拍攝裝置包括多個像素電路，每一個均包括光電轉換單元，所述光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，所述多個^f象素電路以矩陣形式進行配置；像素驅動電路，用于順序地選擇并控制所述像素電路；以及讀取單元，用于從被所述像素驅動電路控制的像素電路中讀取信號，以及所述像素驅動電路包括地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存^f渚將^皮所述地址解碼器選拷，的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)所述存儲電路的存儲狀態(tài) 控制由所述地址解碼器選擇的像素電路的操作，所述控制電路控制用于釋放在每個像素電路的所述光電轉換單元中殘留的電荷的電荷釋放操作，以及所述存儲電路保持所述存儲狀態(tài)直到完成所述電荷釋放操作。
全文摘要
本發(fā)明提供了像素驅動電路、圖像拍攝電路和相機系統(tǒng)，其中，該像素驅動電路包括多個像素電路，每一個均包括光電轉換單元，光電轉換單元用于將入射光轉換為電荷并累積所轉換的電荷，多個所述像素電路以矩陣形式進行配置；地址解碼器，用于選擇配置在同一線上將被控制的像素電路；存儲電路，用于存儲將被地址解碼器選擇的像素電路所執(zhí)行的操作信息；以及控制電路，用于根據(jù)存儲電路的存儲狀態(tài)來控制由地址解碼器選擇的像素電路的操作。控制電路控制釋放在每個像素電路的光電轉換單元中保持的電荷的電荷釋放操作。存儲電路保持存儲狀態(tài)直到完成電荷釋放操作。即使執(zhí)行用于控制拍攝圖像時的曝光時間的電子快門處理，拍攝圖像的圖像質量也不會降低。
文檔編號H04N5/357GK101399920SQ200810161459
公開日2009年4月1日申請日期2008年9月27日優(yōu)先權日2007年9月28日
發(fā)明者宇井博貴, 小關賢, 藤田憲孝, 高宮健一申請人:索尼株式會社

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