專利名稱：：基于數(shù)字電視ts流的信息資訊平臺設(shè)備的制作方法
技術(shù)領(lǐng)域：
：基于數(shù)字電視TS流的信息資訊平臺設(shè)備
技術(shù)領(lǐng)域：
本發(fā)明涉及廣電行業(yè)數(shù)字廣播電視網(wǎng)的前端播出設(shè)備，特別是一種基于數(shù)字電視TS流的信息資訊平臺設(shè)備，采用該信息資訊平臺設(shè)備能夠在電視數(shù)字信號中完成臺標(biāo)及字幕等信息的在線插入。
背景技術(shù)：
：我國數(shù)字電視產(chǎn)業(yè)前進(jìn)步伐明顯加快，現(xiàn)階段，正積極推進(jìn)模擬電視向數(shù)字電視的過渡，穩(wěn)步啟動數(shù)字電視市場。電視數(shù)字化以后，原本在模擬信號中，很成熟的臺標(biāo)及字幕插入設(shè)備和技術(shù)，在數(shù)字信號中不能再使用，廣大運營商迫切需要能在數(shù)字信號中完成臺標(biāo)及字幕等信息的插入設(shè)備。我公司產(chǎn)品針對這方面的市場需求，特推出基于數(shù)字電視TS流的信息資訊平臺設(shè)備。中國已把廣播影視數(shù)字化納入國民經(jīng)濟和社會發(fā)展計劃，納入全國文化發(fā)展綱要和國家信息化基礎(chǔ)設(shè)施建設(shè)規(guī)劃，納入國家中長期科技發(fā)展規(guī)劃。從2004年開始，數(shù)字廣電的設(shè)備市場己經(jīng)進(jìn)入快速的發(fā)展期，到2008年，數(shù)字高清晰度電視將在國內(nèi)主要城市普及商用播出，將迎來數(shù)字廣電市場發(fā)展的高潮期。2004年，我公司在業(yè)界率先推出了基于數(shù)字電視的信息資訊設(shè)備—TS流圖文字幕機，并榮獲當(dāng)年的中國國際影視博覽會產(chǎn)品獎。在此基礎(chǔ)上，公司又推出了第二代基于數(shù)字電視的信息資訊平臺，該產(chǎn)品配備強大的圖文制作軟件系統(tǒng)，使用方便，并可支持插入10個以上的目標(biāo)對象，國外雖有l(wèi)家廠商也推出了信息資訊平臺的類似產(chǎn)品，但只可插入4個目標(biāo)對象，并且沒有圖文制作軟件系統(tǒng)，僅僅相當(dāng)于我公司的第一代TS流圖文字幕機；另外，本公司的該產(chǎn)品所采用的是DSP和FPGA硬件架構(gòu)的處理方式，穩(wěn)定性、可靠性遠(yuǎn)遠(yuǎn)超出國外采用的依據(jù)服務(wù)器的軟件處理方式。經(jīng)檢索，到目前為止，我公司是全球唯一一家可以解決8通道在線圖文字幕插入的廠商。目前國內(nèi)外市場己存在多家資訊設(shè)備，有的畫面美觀但只能支持單路流字幕臺標(biāo)插入；有的可支持多路但最多的也只有六路，且畫面效果不理想。市場目前尚未推出可調(diào)整視頻大小的產(chǎn)品，我們的資訊平臺設(shè)備是唯一可調(diào)整視頻大小的設(shè)備。本實用新型針對現(xiàn)有技術(shù)存在的缺陷或不足，提供一種基于數(shù)字電視TS流的信息資訊平臺設(shè)備，采用該信息資訊平臺設(shè)備能夠在電視數(shù)字信號中完成臺標(biāo)及字幕等信息的在線插入。本實用新型的技術(shù)構(gòu)思為，在資訊平臺中設(shè)置將數(shù)字電視TS流解碼為模擬音視頻流的解碼單元，由資訊平臺控制終端通過圖文信息插入的參數(shù)配置在模擬音視頻流中進(jìn)行圖文信息的疊加，將疊加了圖文信息的模擬音視頻流傳輸給在資訊平臺中設(shè)置的編碼單元，生成帶有圖文信息的TS流數(shù)據(jù)并輸出，從而在電視數(shù)字信號中實現(xiàn)圖文信息的在線插入。本實用新型的技術(shù)方案如下-基于數(shù)字電視TS流的信息資訊平臺設(shè)備，包括互連的資訊平臺和資訊平臺控制終端，所述資訊平臺具有數(shù)字電視TS流的輸入和輸出接口，其特征在于所述資訊平臺中設(shè)置有解碼單元和編碼單元，所述解碼單元用于將數(shù)字電視TS流解碼為模擬音視頻流，并且接收來自資訊平臺控制終端的圖文信息插入的參數(shù)配置，在模擬音視頻流中進(jìn)行圖文信息的疊加，將疊加了圖文信息的模擬音視頻流傳輸給編碼單元；所述編碼單元對疊加了圖文信息的模擬音視頻流進(jìn)行編碼，生成帶有圖文信息的TS流數(shù)據(jù)并輸出，從而在電視數(shù)字信號中實現(xiàn)圖文信息的在線插入。所述資訊平臺采用DSP和FPGA硬件架構(gòu)。所述數(shù)字電視TS流的輸入和輸出接口包括8路輸入接口和8路輸出接口。所述互連的資訊平臺和資訊平臺控制終端，通過S麗P協(xié)議進(jìn)行通信連接。所述輸出接口包括以太網(wǎng)接口，用于將以TSOVERIP方式封裝的數(shù)字節(jié)目流，直接在IP網(wǎng)上進(jìn)行傳輸。本發(fā)明的技術(shù)效果如下該產(chǎn)品的推出解決了由模擬電視向數(shù)字電視升級換代中存在的圖文飛字、信息資訊插入等諸多關(guān)鍵問題，可以極大的提升運營商的服務(wù)品質(zhì)。本發(fā)明產(chǎn)品所采用的是DSP和FPGA硬件架構(gòu)的處理方式，穩(wěn)定性、可靠性遠(yuǎn)遠(yuǎn)超出國外采用的依據(jù)服務(wù)器的軟件處理方式。圖1是采用本實用新型基于數(shù)字電視TS流的信息資訊平臺設(shè)備的系統(tǒng)架構(gòu)。圖2是主板完成圖文信息插入功能的原理框圖。圖3是從板完成圖文信息插入功能的原理框圖。圖4是本實用新型基于數(shù)字電視TS流的信息資訊平臺設(shè)備的底板的基本構(gòu)造。圖5為接口FPGA-1原理圖。圖6為接口FPGA-4原理圖。圖7為復(fù)用FPGA原理圖。圖8為MHP解碼單元原理圖。圖9為MDSP編碼單元原理圖。具體實施方式根據(jù)現(xiàn)有用戶的反饋信息及市場部的調(diào)查信息，為了實現(xiàn)公司在編碼、轉(zhuǎn)碼等功能模塊的靈活使用，在公司原有的媒體服務(wù)器基礎(chǔ)上，公司推出基于數(shù)字電視TS流的信息資訊平臺，通過此機可以實時8路SPTS/MPTS圖文信息插入功能，每路支持將原始DVB視頻畫面進(jìn)行DVE縮放處理，支持同屏設(shè)置時鐘、日期、星期、文字、臺標(biāo)、預(yù)定圖片、字幕、視頻等七種模塊，TS(SPTS/MPTS)碼流通過ASI輸入，經(jīng)TS碼流圖文處理模塊處理完成之后，再通過ASI接口TS(SPTS/MPTS)碼流輸出，單機可以實現(xiàn)4一8路SPTS碼流內(nèi)的圖文信息插入功能。圖1指明了采用本實用新型基于數(shù)字電視TS流的信息資訊平臺設(shè)備的系統(tǒng)架構(gòu)，最終輸出的MPTS中完成了用戶疊加的圖文信息。其中衛(wèi)星接收機接收衛(wèi)星信號，轉(zhuǎn)換成ASI格式的MPTS并輸出QAM:調(diào)制設(shè)備STB/TV:STB是數(shù)字機頂盒，TV為電視機，二者為播出的接收端。在圖1中，資訊平臺接收ASI類型的輸入源，輸入源的內(nèi)容可以是SPTS或者是MPTS，資訊平臺解析其中的內(nèi)容并發(fā)送給資訊平臺控制終端，控制終端操作員進(jìn)行圖文信息插入的參數(shù)配置，利用SNMP協(xié)議發(fā)送配置參數(shù)及要插入的圖文信息到資訊平臺。資訊平臺完成圖文信息的插入后，輸出ASI類型的SPTS或者是MPTS給QAM，由QAM調(diào)制后發(fā)送到用戶端，在用戶端解調(diào)播出。圖2、圖3分別指明了從板和主板具體完成圖文信息插入功能的步驟。圖2和圖3列出了所有可能的業(yè)務(wù)處理流程，在此以平臺支持的兩種模型進(jìn)行說明1、1:8:1模型圖3中的接口FPGA(4CH)接收外部輸入的ASI源的MPTS數(shù)據(jù)流，提取第四組處理的數(shù)字信號輸出給MHP模塊進(jìn)行圖文信息的疊加處理，并將輸入的MPTS流，原封不動的輸出給接口FPGA(3CH)，同時接收MDSP生成的SPTS數(shù)據(jù)流并發(fā)送給MUXFPGA1;依次類推，接口FPGA(3CH)作同樣的處理并將MPTS流輸出給接口FPGA(2CH)，接口FPGA(2CH)輸出MPTS給接口FPGA(1CH)，接口FPGA(1CH)將數(shù)據(jù)輸出給圖2中的FPGA(8CH)。在各個模塊完成圖文信息疊加后，圖2中的接口FPGA(5CH)到接口FPGA(8CH)對應(yīng)的SPTS發(fā)送給圖2中的MUXFPGA2，MUXFPGA2輸出MPTS到圖3中的MUXFPGA1。即XFPGA1在收到8組SPTS數(shù)據(jù)流后，進(jìn)行PCR校準(zhǔn)，并將所收到的TS數(shù)據(jù)流復(fù)用以ASI格式輸出。2、8:8:1模型圖2和圖3中的接口FPGA(1CH)到接口FPGA(8CH)分別接收8組ASI源的MPTS數(shù)據(jù)流，提取用戶選中的數(shù)據(jù)流輸出給MHP模塊進(jìn)行圖文疊加的處理，并丟棄未選中的數(shù)據(jù)流，同時接收MDSP生成的SPTS數(shù)據(jù)流，并分別發(fā)送給MUXFPGA1和MUXFPGA2，MUXFPGA2發(fā)送5-8組的數(shù)據(jù)給MUXFPGA1。MUXFPGA1在收到8組SPTS數(shù)據(jù)流后，進(jìn)行PCR校準(zhǔn)，并將所收到的TS數(shù)據(jù)流復(fù)用以ASI格式輸出。3、圖文信息疊加的具體過程，以第一組為例接口FPGA(ICH)在接收到MPTS后，根據(jù)用戶的設(shè)置進(jìn)行解復(fù)用操作，將選中的ts流數(shù)據(jù)發(fā)送給細(xì)P模塊(同時設(shè)備模型的不同，會將未選中的TS流發(fā)送給MUXFPGA1)，在MHP模塊中將ts流數(shù)據(jù)轉(zhuǎn)換成A/V模擬信號，然后根據(jù)需要進(jìn)行圖文信息的疊加，并輸出處理后的A/V模擬信號到MDSP模塊，MDSP模塊將收到的A/V信號重新編碼，生成TS流數(shù)據(jù)，并將TS流數(shù)據(jù)發(fā)送到接口FPGA(1CH)。接口FPGA收到ts流數(shù)據(jù)后，有兩種處理方式1).直接以ASI模式輸出；2).將對輸入TS流進(jìn)行PID的過濾和替換后，發(fā)送到復(fù)用FPGA。至此，完成了圖文信息的在線插入功能。圖4指明了資訊平臺設(shè)備的底板的基本構(gòu)造，即S2510的外圍原理框圖，這樣的配置分為主板和從板各有一套，主從板之間通過高速串口進(jìn)行通信。主板和從板的配置是一致的，因此沒有再單獨畫圖。圖中各單元的說明如下，括號中為芯片類型信息(1)主控CPU:主控模塊，和遠(yuǎn)程用戶控制端進(jìn)行通訊，并控制本地的各個處理單元。(2)TEMP:溫度監(jiān)測模塊，測量整機工作內(nèi)部溫度。主控模塊對其設(shè)定工作溫度范圍，當(dāng)超出設(shè)定溫度范圍時，產(chǎn)生過溫報警，通知主控模塊。(3)E2PROM:電可改寫只讀存儲器，保存FPGA的程序。(4)SystemReset:系統(tǒng)復(fù)位，用于提供整機系統(tǒng)上電統(tǒng)一復(fù)位信號。(5)DebugConsole:調(diào)試端口。主要通過此接口連接PC機對設(shè)備進(jìn)行監(jiān)控。(6)Slave2510:從板上的2510，與本2510是主從關(guān)系。兩個2510通過高速串口(HUART0)通信。(7)LAN1:通過MII總線與2510連接。該網(wǎng)口主要用作TSOVERIP的UDP/IP的輸出。(8)LAN2:通過MII總線與2510連接。該網(wǎng)口的主要作用是與SNMP網(wǎng)管、WEB網(wǎng)管進(jìn)行通信。(9)MDSP:進(jìn)行MPEG2的編碼單元。(10)SDRAM:同步動態(tài)隨機存取存儲器，SDRAM為內(nèi)存大小為64Mbyte;當(dāng)系統(tǒng)運行時進(jìn)行數(shù)據(jù)交換。(11)BOOTROM:用于保存BOOTLOADER;是啟動時首先訪問的芯片。把啟動的程序讀進(jìn)CPU來進(jìn)行啟動。(12)FLASHROM:用于保存程序的大小為4M，用于保存操作系統(tǒng)和其他應(yīng)用程序。(13)MUXFPGA:復(fù)用FPGA，對輸入流進(jìn)行復(fù)用。(14)DDS:直接數(shù)字頻率合成器，為復(fù)用FPGA提供一個高精度的，穩(wěn)定的，頻率可設(shè)定的時鐘源。其中要設(shè)置的頻率值由74LVC574鎖存后，輸出給AD9851，實現(xiàn)輸出碼率的控制。(15)GPIO:通用輸入輸出口?？刂仆獠緿DS產(chǎn)生復(fù)用器asi輸出時鐘。(16)時鐘驅(qū)動芯片將DDS產(chǎn)生的時鐘信號分為四組輸出給四個接口FPGA，其中第4個時鐘輸出除了要輸出給接口FPGA(4CH)夕卜，還要輸出給復(fù)用FPGA。(17)接口FPGA:對輸入TS流進(jìn)行PID的過濾和替換等功能。(18)UsbHub:USB交換機，連接主控CPU模塊和USB設(shè)備。(19)Panel:設(shè)備的前面板，包括按鍵、指示燈、液晶屏，通過USBHUB和主控CPU通訊。(20)USBDISK:USB存儲卡，用來保存用戶設(shè)置的各項參數(shù)。(21)外接USB接口可以與具有USB接口的外設(shè)對接。(22)JTAG:FPGA程序的調(diào)試接口。功能模塊主要接口資源說明表模塊硬件列表功能描述配置電阻、SystemReset、ASIOUTSW*4、Fan進(jìn)行外圍調(diào)試，設(shè)置和控制Control、AlarmI/OSDRAM(U28)，MUX—FPGA(U30),FLASH(U13),BOOTSDRAM接口總線的地址總線R0M(U22)SDRAM(U28),MUX_FPGA(U30)，F(xiàn)LASH(U13),BOOTSDRAM接口總線的數(shù)據(jù)總線主控模塊R0M(U22)SDR認(rèn)(U28)，MUX—FPGA(U30)，F(xiàn)LASH(U13),BOOTSDRAM接口總線的控制總線R0M(U22)Temp(U7)、E2P讓(U59)，MHP*4<table>tableseeoriginaldocumentpage8</column></row><table>外部輸入輸出接口分為三類第1類DVI<table>tableseeoriginaldocumentpage9</column></row><table>第2類ASIIN/OUT功能定義進(jìn)行MPTS流輸入輸出，此TS流輸入可以對其進(jìn)行解復(fù)用并MPTS的格式輸出,第3類DB9<table>tableseeoriginaldocumentpage9</column></row><table>RS-2RRxD，TxD3，2RxD:RS232〈一CPUTxD:RS232—>CPU在圖4中指明了平臺的主要模塊及其之間啟動及控制流程(注，小括號內(nèi)的數(shù)字表示上述圖中各單元說明的序號)設(shè)備上電后，分兩個啟動流程同步進(jìn)行操作系統(tǒng)的啟動上電后，BOOTROM(11)讀取B00TL0ADER，B00TL0ADER從FLASHROM(12)中讀取操作系統(tǒng)到2510主控CPU(l)，操作系統(tǒng)啟動后，2510主控CPU(1)通過LAN2(8)和遠(yuǎn)程用戶控制端進(jìn)行網(wǎng)絡(luò)通訊，接收用戶的配置參數(shù)，設(shè)置給相應(yīng)的處理模塊，并保存到USBDISK(20)中。同時也返回各模塊的工作狀態(tài)給遠(yuǎn)程用戶控制端。FPGA的啟動上電后，接口FPGA(17)和MUXFPGA(13)從E2PR0M(3)加載FPGA程序并啟動運行。啟動完成后，即開始業(yè)務(wù)處理。圖5為接口FPGA-1原理圖主要完成從ASI接口過來的TS流的緩沖，PID的過濾和替換等功能，括號中為芯片型號說明a)ASIIN將ASI數(shù)據(jù)轉(zhuǎn)換為SPITS的格式輸出到接口FPGA上。MDSP編碼單元。c)DDS為復(fù)用FPGA和接口FPGA提供一個高精度的，穩(wěn)定的時鐘源。d)27MHz時鐘來自ICS553的緩沖作為系統(tǒng)時鐘。e)S3C2510控制繼電器，并通過SPI總線把PID表發(fā)送給FPGA。f)JTAGJTAG程序的調(diào)試接口。g)PROM存儲FPGA的程序。h)PE65508變壓器，用于把單端信號和平衡信號的轉(zhuǎn)換。i)RLY繼電器，用于對TS流旁通的控制。j)MHP解碼單元，接口FPGA發(fā)送編碼后的TS流給該解碼單元，進(jìn)行字幕、臺標(biāo)等的疊加。k)MUXFPGA、SUBMUXFPGA將編碼后的TS流，傳送給SUBMUXFPGA、MUXFPGA進(jìn)行再處理。m)接口FPGA2CH將輸入的TS流，原封不動的輸出給下一個通道的接口FPGA。圖6為接口FPGA-4原理圖基本功能和接口FPGA-l相同，除此以外還增加了加對第五路ASI的TS輸入緩沖的功能圖7為復(fù)用FPGA原理圖實現(xiàn)SPTS和MPTS碼流的復(fù)用，圖中各單元的說明如下，括號中為芯片型號說明a)DDS為復(fù)用FPGA提供一個高精度的，穩(wěn)定的，頻率可設(shè)定的時鐘源。內(nèi)部由頻率控制寄存器、高速相位累加器、正弦計算器組成。b)M一Config-配置電阻配置復(fù)用FPGA的工作模式。c)接口FPGA接口FPGA的功能把MDSP處理好的SPTS流輸入給復(fù)用FPGA進(jìn)行復(fù)用。d)MUXFPGA完成八通道TS(包括MPTS)流復(fù)用。e)從MUXFPGA給主MUXFPGA提供TS流，此TS流可能為復(fù)用后的MPTS。另一塊底板上的復(fù)用FPGA，與本塊底板上的FPGA是主從關(guān)系。f)PROM保存FPGA程序。g)JTAGFPGA程序的調(diào)試接口。h)ASIOUT將并行TS輸入總線轉(zhuǎn)換成一條ASI數(shù)據(jù)線，作為輸出。i)J42、BNC、SMAI/F復(fù)用FPGA的輸出接頭。ASI輸出的物理接頭，這三種接頭的形狀不同，但是傳輸?shù)腡S流的內(nèi)容完全相同。j)SDRAM當(dāng)FPGA內(nèi)部的內(nèi)存空間不足時，啟用此SDRAM，作為FPGA的擴展內(nèi)存空間。k)2510給FPGA提供IP封包的TS流。圖8為MHP解碼單元原理圖主要實現(xiàn)對進(jìn)入的TS流進(jìn)行解碼和搜臺，然后根據(jù)需要對相應(yīng)的節(jié)目進(jìn)行字幕、圖片、臺標(biāo)的疊加，經(jīng)過處理后輸入到MDSP進(jìn)行再編碼，解碼后的視頻流經(jīng)過主控制芯片的PID分析，得出結(jié)果通過UART轉(zhuǎn)USB傳送給主控CPU進(jìn)行選擇控制。圖中各單元的說明如下，括號中為芯片型號說明a)解碼芯片所用的芯片是互動的電視解碼芯片，主要對輸入的TS流進(jìn)行解碼，字幕的插入，然后輸出CVBS格式的模擬視頻流給MDSP板進(jìn)行編碼。并通過UART口與主板CPU通信實現(xiàn)對要插入的圖文字幕內(nèi)容的設(shè)置。還可以進(jìn)行音頻信號的解碼。b)BOOTROM保存運行的程序，要運行的程序被燒寫在此模塊中。c)SDRAM程序運行的內(nèi)存，在程序運行時CPU會頻繁讀寫此模塊。進(jìn)行數(shù)據(jù)交換。d)USB轉(zhuǎn)UART模塊解碼芯片與主板通信模塊，主要實現(xiàn)把解碼芯片的UART管腳信號轉(zhuǎn)換成USB信號與主板的USB口進(jìn)行通信，實現(xiàn)上端業(yè)務(wù)網(wǎng)管對圖文字幕疊加的控制。e)RTC實時時鐘模塊，進(jìn)行斷電時鐘的運行。此模塊通過fc進(jìn)行連接。f)音頻解碼模塊(音頻數(shù)模轉(zhuǎn)換器，音頻放大器，RMS檢測器)此模塊主要針對AU4800進(jìn)行音頻均衡處理。g)JTAG進(jìn)行對解碼芯片調(diào)試的端口。外部輸入輸出接口<table>tableseeoriginaldocumentpage12</column></row><table>VDI數(shù)據(jù)接口nCH_ENC—VDIO[0:7]nCH_ENC_CLKI/O備用視頻流接口USB接口USB1.1DM/DPI/OMHP解碼芯片與主板CPU的通信接口解碼芯片I2C控制總線CX—PIOSDA1/SCL1I/O進(jìn)行I2C控制通信模擬視頻接口CXCVBS/Y/C0輸出解碼處理后的模擬視頻信號接口UART接口CX_GPS_RX/TXI/O與GPS通信的接口模擬音頻接口AM—AUOR/L0輸出解碼處理后的音頻信號接口圖9為MDSP編碼單元原理圖實現(xiàn)對MHP解碼好的模擬音視頻流按要求進(jìn)行MPEG2編碼輸出，其設(shè)置參數(shù)通過主控CPU模塊來進(jìn)行設(shè)定。圖中各單元的說明如下，括號中為芯片型號說明a)編碼芯片所用的芯片是MPEG2編碼芯片，主要對輸入的音視頻流進(jìn)行MPEG2的編碼，并通過其上的PCI口進(jìn)行通信來達(dá)到相關(guān)編碼參數(shù)的設(shè)置。輸入8bitITU一RBT.656格式的數(shù)字視頻信號。輸出8bit壓縮數(shù)字視頻信號。b)解碼芯片對輸入的模擬視頻流解碼成符合MPEG2編碼芯片視頻碼流，輸入到編碼芯片。輸入模擬CVBS信號。輸出8bitITU_RBT.656格式的數(shù)字視頻信號。c)SDRAM程序運行的內(nèi)存，在程序運行時CPU會頻繁讀寫此模塊。進(jìn)行數(shù)據(jù)交換。d)音頻模數(shù)轉(zhuǎn)換模塊對從MHP板過來的模擬音頻數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換成I2S格式送到MPEG2編碼芯片進(jìn)行編碼。e)PCI接口與主板CPU的PCI接口對接，進(jìn)行編碼參數(shù)設(shè)置的傳送和AV視頻參數(shù)的接收。外部輸入輸出接口<table>tableseeoriginaldocumentpage14</column></row><table>輸入TS流接□2010—TSI—D[07:00]2010—TSI—SYNC2010TSI—CLKI進(jìn)行I2C控制通信I2S接口2010—AIN一DATA2010—AIN—LRCK2010—AIN—BCLK2010—AIN一CLKOUT0輸出解碼處理后的音頻信號接口FIFO狀態(tài)接口狀態(tài)指示2010一FIFO一LVLOFIFO狀態(tài)接口模擬音頻輸入接口DIR—AUDIO一RDIR—AUDIO—LEXTAUDIO—RINEXT—AUDIO—LINI輸出解碼處理后的音頻信號接口通用I/0接口2010—GPI082010—GPI092010—GPIOl2010—GPIO02010_GPIO22010—GPI04I/O備用I/O口應(yīng)當(dāng)指出，以上所述具體實施方式可以使本領(lǐng)域的技術(shù)人員更全面地理解本發(fā)明創(chuàng)造，但不以任何方式限制本發(fā)明創(chuàng)造。因此，盡管本說明書參照附圖和實施例對本發(fā)明創(chuàng)造己進(jìn)行了詳細(xì)的說明，但是，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，仍然可以對本發(fā)明創(chuàng)造進(jìn)行修改或者等同替換；而一切不脫離本發(fā)明創(chuàng)造的精神和范圍的技術(shù)方案及其改進(jìn)，其均應(yīng)涵蓋在本發(fā)明創(chuàng)造專利的保護范圍當(dāng)中。權(quán)利要求1.基于數(shù)字電視TS流的信息資訊平臺設(shè)備，包括互連的資訊平臺和資訊平臺控制終端，所述資訊平臺具有數(shù)字電視TS流的輸入和輸出接口，其特征在于所述資訊平臺中設(shè)置有解碼單元和編碼單元，所述解碼單元用于將數(shù)字電視TS流解碼為模擬音視頻流，并且接收來自資訊平臺控制終端的圖文信息插入的參數(shù)配置，在模擬音視頻流中進(jìn)行圖文信息的疊加，將疊加了圖文信息的模擬音視頻流傳輸給編碼單元；所述編碼單元用于將疊加了圖文信息的模擬音視頻流進(jìn)行編碼，生成帶有圖文信息的TS流數(shù)據(jù)并輸出。2.根據(jù)權(quán)利要求1所述的基于數(shù)字電視TS流的信息資訊平臺設(shè)備，其特征在于所述資訊平臺采用DSP和FPGA硬件架構(gòu)。3.根據(jù)權(quán)利要求1所述的基于數(shù)字電視TS流的信息資訊平臺設(shè)備，其特征在于所述數(shù)字電視TS流的輸入和輸出接口包括8路輸入接口和8路輸出接口。4.根據(jù)權(quán)利要求1所述的基于數(shù)字電視TS流的信息資訊平臺設(shè)備，其特征在于所述互連的資訊平臺和資訊平臺控制終端，通過SNMP協(xié)議進(jìn)行通信連接。5.根據(jù)權(quán)利要求1所述的基于數(shù)字電視TS流的信息資訊平臺設(shè)備，其特征在于所述輸出接口包括以太網(wǎng)接口，用于將以TSOVERIP方式封裝的數(shù)字節(jié)目流，直接在IP網(wǎng)上進(jìn)行傳輸。專利摘要一種基于數(shù)字電視TS流的信息資訊平臺設(shè)備，包括互連的資訊平臺和資訊平臺控制終端，所述資訊平臺具有數(shù)字電視TS流的輸入和輸出接口，其特征在于所述資訊平臺中設(shè)置有解碼單元和編碼單元，所述解碼單元用于將數(shù)字電視TS流解碼為模擬音視頻流，并且接收來自資訊平臺控制終端的圖文信息插入的參數(shù)配置，在模擬音視頻流中進(jìn)行圖文信息的疊加，將疊加了圖文信息的模擬音視頻流傳輸給編碼單元；所述編碼單元對疊加了圖文信息的模擬音視頻流進(jìn)行編碼，生成帶有圖文信息的TS流數(shù)據(jù)并輸出，從而在電視數(shù)字信號中實現(xiàn)圖文信息的在線插入。采用該信息資訊平臺設(shè)備能夠在電視數(shù)字信號中完成臺標(biāo)及字幕等信息的在線插入。文檔編號H04N7/24GK201146576SQ20072018746公開日2008年11月5日申請日期2007年12月25日優(yōu)先權(quán)日2007年12月25日發(fā)明者照趙申請人:北京恒通視訊科技發(fā)展有限公司