專利名稱：插值器串行處理裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，更具體地涉及一種插值器串行處理裝置及方法。
背景技術(shù)：
插值技術(shù)是寬帶碼分多址(Wideband Code Division MultipleAccess，簡稱WCDMA)系統(tǒng)常用的一種碼處理技術(shù)。WCDMA系統(tǒng)中根據(jù)性能需要可采用不同插值算法完成插值。本發(fā)明實現(xiàn)的8TAP插值算法如下 向下取整， 其中，z(k)為插值后數(shù)據(jù)，y(i)為原始樣本數(shù)據(jù)，phasek(i)為插值系數(shù)(以下簡寫為pk(i))。
插值處理過程是通過輸入的歷史9采樣數(shù)據(jù)計算得到輸出8采樣數(shù)據(jù)。其中，輸入8TAP插值器的原始9采樣數(shù)據(jù)y(0)、y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)、y(8)中的每一個采樣數(shù)據(jù)均為復(fù)數(shù)，y(i)＝I(i)+Q(i)j；輸出的8個插值后數(shù)據(jù)為z(0)、z(1)、z(2)、z(3)、z(4)、z(5)、z(6)、z(7)。
8倍插值器算法的實現(xiàn)結(jié)構(gòu)如圖1所示，包括8個插值運算單元，分別計算插值后的8個樣本數(shù)據(jù)。輸入的前8個采樣數(shù)據(jù)y(0)、y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)與4個相位的插值系數(shù)插值計算出低位的4個數(shù)據(jù)z(0)、z(1)、z(2)、z(3)，后8個采樣數(shù)據(jù)y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)、y(8)與4個相位的插值系數(shù)插值計算出高位的4個數(shù)據(jù)z(4)、z(5)、z(6)、z(7)。
插值運算單元的實現(xiàn)結(jié)構(gòu)如圖2所示。每個插值運算單元完成8個復(fù)數(shù)與實數(shù)相乘，8個相乘結(jié)果進行累加，累加結(jié)果進行飽和截位，輸出復(fù)數(shù)z(i)＝I’(i)+Q’(i)j。
傳統(tǒng)的插值算法實現(xiàn)裝置通常采用并行方案，即忠實于算法實現(xiàn)結(jié)構(gòu)，設(shè)計8個并行的插值單元，如圖1所示。每個插值單元為了實現(xiàn)8個復(fù)數(shù)與實數(shù)相乘，實際需要16個乘法器、14個加法器，I、Q數(shù)據(jù)與相位各自相乘、各自累加，如圖3所示。每個插值單元輸出截位后I’、Q’。并行方案的優(yōu)點是9采樣數(shù)據(jù)并行輸入、插值后8樣本數(shù)據(jù)并行輸出，吞吐量大且控制邏輯簡單；缺點是需要16個乘法器、14個加法器，邏輯資源消耗大。

發(fā)明內(nèi)容
鑒于以上所述的一個或多個問題，本發(fā)明提供了一種新的插值器串行處理裝置及方法。
根據(jù)本發(fā)明的插值器串行處理裝置包括控制單元，用于對插值處理單元進行控制，產(chǎn)生插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，其中，控制單元將樣本數(shù)據(jù)和插值系數(shù)分節(jié)拍串行輸入插值處理單元；以及插值處理單元，用于在控制單元的控制下，采用來自控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至控制單元以輸出。
其中，插值處理單元包括第一乘累加器，用于采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的虛部進行乘累加計算；以及第二乘累加器，用于采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的實部進行乘累加計算。
其中，插值器串行處理裝置進行8抽頭插值處理?？刂茊卧?×8共64個時鐘節(jié)拍將樣本數(shù)據(jù)和插值系數(shù)串行輸出至插值處理單元。控制單元在第8、16、24、32、40、48、56、和64個時鐘節(jié)拍接收來自插值處理單元的插值后樣本數(shù)據(jù)的實部和虛部，并合并樣本數(shù)據(jù)的實部和虛部，在第65個時鐘節(jié)拍輸出合并后的樣本數(shù)據(jù)。
根據(jù)本發(fā)明的插值器串行處理方法包括以下步驟S602，控制單元產(chǎn)生插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，并將樣本數(shù)據(jù)和插值系數(shù)分節(jié)拍串行輸入插值處理單元；以及S604，插值處理單元采用來自控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至控制單元以輸出。
其中，在步驟S604中，通過第一乘累加器采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的虛部進行乘累加計算，同時通過第二乘累加器采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的實部進行乘累加計算。
其中，插值器串行處理方法進行8抽頭插值處理?？刂茊卧?×8共64個時鐘節(jié)拍將樣本數(shù)據(jù)和插值系數(shù)串行輸出至插值處理單元。控制單元在第8、16、24、32、40、48、56、和64個時鐘節(jié)拍接收來自插值處理單元的插值后樣本數(shù)據(jù)的實部和虛部，并合并樣本數(shù)據(jù)的實部和虛部，在第65個時鐘節(jié)拍輸出合并后的樣本數(shù)據(jù)。
本發(fā)明通過控制每次輸入的樣本數(shù)據(jù)不同、插值系數(shù)不同，8個插值計算分時復(fù)用一套插值單元，從而達到了節(jié)省邏輯資源的目的。


此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中圖1是8TAP插值算法結(jié)構(gòu)的示意圖；圖2是8TAP插值算法中的插值單元的示意圖；圖3是8TAP插值傳統(tǒng)實現(xiàn)方案中的插值單元示意圖；圖4是根據(jù)本發(fā)明實施例的插值串行處理裝置的示意圖；圖5是根據(jù)本發(fā)明實施例的插值串行處理裝置中的插值處理單元的示意圖；以及圖6是根據(jù)本發(fā)明實施例的插值串行處理方法的流程圖。
具體實施例方式
下面參考附圖，詳細(xì)說明本發(fā)明的具體實施方式
。
參考圖4，說明根據(jù)本發(fā)明實施例的插值串行處理裝置。如圖4所示，該差值串行處理裝置包括控制單元402，用于對插值處理單元進行控制，產(chǎn)生插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，其中，控制單元將樣本數(shù)據(jù)和插值系數(shù)分節(jié)拍串行輸入插值處理單元；以及插值處理單元404，用于在控制單元的控制下，采用來自控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至控制單元以輸出。
如圖5所示，插值處理單元404包含兩個乘累加器，分別用于實部I、虛部Q的計算。輸入插值處理單元的8采樣數(shù)據(jù)分8個時鐘節(jié)拍串行輸入，輸入第0個樣本數(shù)據(jù)時MUX輸出選擇常值0，輸入第1至第7個樣本數(shù)據(jù)時MUX輸出選擇累加器的輸出，8個時鐘周期完成一個插值計算。樣本數(shù)據(jù)I、Q、及插值系數(shù)pk(i)、MUX的輸出選擇來自控制單元；8個時鐘周期之后I、Q計算輸出一個插值后樣本數(shù)據(jù)I’、Q’(如圖4所示)。
控制單元接收來自外部的待插值數(shù)據(jù)(9個樣本數(shù)據(jù)y(0)至y(8))和插值系數(shù)。根據(jù)算法，控制單元分8×8共64個節(jié)拍串行輸出各個樣本數(shù)據(jù)、插值系數(shù)、和MUX選擇信號給插值處理單元，即第0至7個時鐘節(jié)拍依次輸出第0至7個樣本數(shù)據(jù)(y(0)至y(7))和p0(i)，i＝0至7；第8至15個時鐘節(jié)拍依次輸出第0至7個樣本數(shù)據(jù)(y(0)至y(7))和p1(i)，i＝0至7；第16-23個時鐘節(jié)拍依次輸出第0至7個樣本數(shù)據(jù)(y(0)至y(7))和p2(i)，i＝0至7；第24至31個時鐘節(jié)拍依次輸出第0至7個樣本數(shù)據(jù)(y(0)至y(7))和p3(i)，i＝0至7；第32至39個時鐘節(jié)拍依次輸出第1至8個樣本數(shù)據(jù)(y(1)至y(8))和p0(i)i＝0至7；第40至47個時鐘節(jié)拍依次輸出第1至8個樣本數(shù)據(jù)(y(1)至y(8))和p1(i)，i＝0至7；第48至55個時鐘節(jié)拍依次輸出第1至8個樣本數(shù)據(jù)(y(1)至y(8))和p2(i)，i＝0至7；第56至63個時鐘節(jié)拍依次輸出第1至8個樣本數(shù)據(jù)(y(1)至-y(8))和p3(i)，i＝0至7。通過控制每次輸入的樣本數(shù)據(jù)不同、插值系數(shù)不同，完成不用的插值計算。同時，第8、16、24、32、40、48、56、64個時鐘節(jié)拍控制單元接收來自插值處理單元的插值后樣本數(shù)據(jù)I’、Q’，合并得到8個插值后樣本數(shù)據(jù)，在第65個時鐘節(jié)拍輸出給外部(z(0)至z(7))。
參考圖6，說明圖4所示的插值串行處理裝置執(zhí)行的插值串行處理方法。如圖6所示，該插值串行處理方法包括以下步驟S602，控制單元產(chǎn)生插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，并將樣本數(shù)據(jù)和插值系數(shù)分節(jié)拍串行輸入插值處理單元；以及S604，插值處理單元采用來自控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至控制單元以輸出。
其中，在步驟S604中，通過第一乘累加器采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的虛部進行乘累加計算，同時通過第二乘累加器采用來自控制單元的插值系數(shù)和控制信號對來自控制單元的樣本數(shù)據(jù)的實部進行乘累加計算。
其中，插值器串行處理方法進行8抽頭插值處理?？刂茊卧?×8共64個時鐘節(jié)拍將樣本數(shù)據(jù)和插值系數(shù)串行輸出至插值處理單元。控制單元在第8、16、24、32、40、48、56、和64個時鐘節(jié)拍接收來自插值處理單元的插值后樣本數(shù)據(jù)的實部和虛部，并合并樣本數(shù)據(jù)的實部和虛部，在第65個時鐘節(jié)拍輸出合并后的樣本數(shù)據(jù)。
綜上所述，本發(fā)明僅需兩個乘累加器及部分控制邏輯通過時分復(fù)用即可完成8TAP插值處理，大大節(jié)省了邏輯資源，但同時處理效率也降低了。在實際應(yīng)用環(huán)境中，如果需要，可以復(fù)制多套這樣的串行裝置并修改控制單元，達到效率與資源均衡的目的。
另外，本發(fā)明的設(shè)計思想不局限于WCDMA系統(tǒng)的8TAP插值器，可以廣泛應(yīng)用于其它系統(tǒng)的插值技術(shù)。
以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種插值器串行處理裝置，其特征在于包括控制單元，用于對插值處理單元進行控制，產(chǎn)生所述插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，其中，所述控制單元將所述樣本數(shù)據(jù)和所述插值系數(shù)分節(jié)拍串行輸入所述插值處理單元；以及所述插值處理單元，用于在所述控制單元的控制下，采用來自所述控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對所述樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至所述控制單元以輸出。
2.根據(jù)權(quán)利要求1所述的插值器串行處理裝置，其特征在于，所述插值處理單元包括第一乘累加器，用于采用來自所述控制單元的插值系數(shù)和控制信號對來自所述控制單元的所述樣本數(shù)據(jù)的虛部進行乘累加計算；以及第二乘累加器，用于采用來自所述控制單元的插值系數(shù)和控制信號對來自所述控制單元的所述樣本數(shù)據(jù)的實部進行乘累加計算。
3.根據(jù)權(quán)利要求1或2所述的插值器串行處理裝置，其特征在于，所述插值器串行處理裝置進行8抽頭插值處理。
4.根據(jù)權(quán)利要求3所述的插值器串行處理裝置，其特征在于，所述控制單元分8×8共64個時鐘節(jié)拍將所述樣本數(shù)據(jù)和所述插值系數(shù)串行輸出至所述插值處理單元。
5.根據(jù)權(quán)利要求4所述的插值器串行處理裝置，其特征在于，所述控制單元在第8、16、24、32、40、48、56、和64個時鐘節(jié)拍接收來自所述插值處理單元的插值后樣本數(shù)據(jù)的實部和虛部，并合并所述樣本數(shù)據(jù)的實部和虛部，在第65個時鐘節(jié)拍輸出所述合并后的樣本數(shù)據(jù)。
6.一種插值器串行處理方法，其特征在于，包括以下步驟S602，控制單元產(chǎn)生所述插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，并將所述樣本數(shù)據(jù)和所述插值系數(shù)分節(jié)拍串行輸入所述插值處理單元；以及S604，所述插值處理單元采用來自所述控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對所述樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至所述控制單元以輸出。
7.根據(jù)權(quán)利要求6所述的插值器串行處理方法，其特征在于，在所述步驟S604中，通過第一乘累加器采用來自所述控制單元的插值系數(shù)和控制信號對來自所述控制單元的所述樣本數(shù)據(jù)的虛部進行乘累加計算，同時通過第二乘累加器采用來自所述控制單元的插值系數(shù)和控制信號對來自所述控制單元的所述樣本數(shù)據(jù)的實部進行乘累加計算。
8.根據(jù)權(quán)利要求6或7所述的插值器串行處理方法，其特征在于，所述插值器串行處理方法進行8抽頭插值處理。
9.根據(jù)權(quán)利要求8所述的插值器串行處理方法，其特征在于，所述控制單元分8×8共64個時鐘節(jié)拍將所述樣本數(shù)據(jù)和所述插值系數(shù)串行輸出至所述插值處理單元。
10.根據(jù)權(quán)利要求9所述的插值器串行處理方法，其特征在于，所述控制單元在第8、16、24、32、40、48、56、和64個時鐘節(jié)拍接收來自所述插值處理單元的插值后樣本數(shù)據(jù)的實部和虛部，并合并所述樣本數(shù)據(jù)的實部和虛部，在第65個時鐘節(jié)拍輸出所述合并后的樣本數(shù)據(jù)。
全文摘要
本發(fā)明提供了一種插值器串行處理裝置，包括控制單元，用于對插值處理單元進行控制，產(chǎn)生插值處理單元所需的樣本數(shù)據(jù)、插值系數(shù)和控制信號，其中，控制單元將樣本數(shù)據(jù)和插值系數(shù)分節(jié)拍串行輸入插值處理單元；以及插值處理單元，用于在控制單元的控制下，采用來自控制單元的樣本數(shù)據(jù)、插值系數(shù)和控制信號對樣本數(shù)據(jù)進行乘累加計算，并將經(jīng)過插值處理的樣本數(shù)據(jù)傳輸至控制單元以輸出。本發(fā)明通過控制每次輸入的樣本數(shù)據(jù)不同、插值系數(shù)不同，8個插值計算分時復(fù)用一套插值單元，從而達到了節(jié)省邏輯資源的目的。
文檔編號H04B1/707GK101076011SQ20071012840
公開日2007年11月21日 申請日期2007年7月5日 優(yōu)先權(quán)日2007年7月5日
發(fā)明者陳旭 申請人:中興通訊股份有限公司