專利名稱：Ldpc前向糾錯(cuò)解碼器及其降低功耗的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電視地面廣播傳輸領(lǐng)域，特別是涉及一種地面電視國 標(biāo)解調(diào)芯片中的前向糾錯(cuò)(FEC)解碼器。本發(fā)明還涉及一種降低所述前 向糾錯(cuò)解碼器功耗的方法。
背景技術(shù)：
地面數(shù)字廣播近幾年來一直都是無線領(lǐng)域關(guān)注的熱點(diǎn)。2007年8月1 曰起，我國實(shí)施數(shù)字電視地面廣播傳輸系統(tǒng)強(qiáng)制標(biāo)準(zhǔn)一一國標(biāo)DTMB。DTMB 系統(tǒng)中的前向糾錯(cuò)編碼，是在發(fā)送端引入數(shù)據(jù)冗余性的信道編碼技術(shù)，籍 此在接收端獲得一定的糾錯(cuò)能力。前向糾錯(cuò)編碼由外碼(BCH碼)和內(nèi)碼 (LDPC碼)級(jí)聯(lián)實(shí)現(xiàn)。BCH碼是一種應(yīng)用廣泛的能糾正多重錯(cuò)誤的分組碼。 LDPC碼是一種逼近香農(nóng)限的，易實(shí)現(xiàn)和系統(tǒng)復(fù)雜度低的優(yōu)秀的線性糾錯(cuò) 碼。LDPC碼應(yīng)用于采用正交頻分復(fù)用技術(shù)的無線局域網(wǎng)及高速光纖通信 方面取得了良好的性能，相比傳統(tǒng)的糾錯(cuò)碼有很優(yōu)異的特點(diǎn)，具有良好的 應(yīng)用前景。
隨著集成電路技術(shù)的飛速發(fā)展和對(duì)消費(fèi)類電子產(chǎn)品(特別是便攜式電 子產(chǎn)品)的需求，芯片設(shè)計(jì)中不能只考慮速度和面積兩個(gè)方面，而必須要 注意它越來越重要的第三個(gè)方面一一功耗。因?yàn)榈凸膶?duì)于手持設(shè)備具有 重要意義，在DTMB芯片中，F(xiàn)EC的功耗占50X以上，所以設(shè)計(jì)低功耗FEC 的硬件構(gòu)架變得尤為重要。低功耗的設(shè)計(jì)方法包括，異步電路、低功耗總線設(shè)計(jì)、低功耗存儲(chǔ)系統(tǒng)設(shè)計(jì)、時(shí)鐘門控，信號(hào)門控、狀態(tài)機(jī)優(yōu)化、并行 和流水結(jié)構(gòu)等技術(shù)。從越高的抽象層次去考慮功耗問題，芯片功耗優(yōu)化的 幅度就越顯著。其中最簡單而有效的方法是插入門控時(shí)鐘單元。如何有效 的利用門控時(shí)鐘，如何合理地劃分邏輯單元，如何采用有效的門控時(shí)鐘策 略,在不影響FEC解碼性能的前提下，最大程度的停止邏輯門的時(shí)鐘翻轉(zhuǎn)，
降低功耗，成為DTMB解碼芯片中低功耗FEC的硬件構(gòu)架的實(shí)現(xiàn)難點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種地面電視國標(biāo)解調(diào)芯片中前向 糾錯(cuò)解碼器，它能夠有效降低解碼器的功耗。為此，本發(fā)明還要提供一種 降低FEC解碼器功耗的方法。
為解決上述技術(shù)問題，本發(fā)明的地面電視國標(biāo)解調(diào)芯片中前向糾錯(cuò)解 碼器，包括8個(gè)并聯(lián)的FEC處理模塊，每個(gè)FEC處理模塊內(nèi)包括LDPC解 碼模塊和BCH校驗(yàn)?zāi)K，所述8個(gè)LDPC解碼模塊同時(shí)進(jìn)行解碼操作，任 一 LDPC解碼模塊在解碼時(shí)對(duì)信息比特進(jìn)行硬判并進(jìn)行BCH校驗(yàn)；其中
每個(gè)FEC處理模塊劃分為一個(gè)單獨(dú)的時(shí)鐘域，每個(gè)FEC處理模塊的時(shí) 鐘域又劃分為LDPC時(shí)鐘域和BCH時(shí)鐘域，共分為16個(gè)不同的時(shí)鐘域；
還包括為LDPC解碼模塊進(jìn)行迭代時(shí)存放所需數(shù)據(jù)的SRAM訪問模塊; 在LDPC解碼模塊、BCH校驗(yàn)?zāi)K以及SRAM訪問模塊中分別插入的門控時(shí) 鐘單元；通過所述門控時(shí)鐘單元，根據(jù)門控時(shí)鐘策略，在滿足停止時(shí)鐘的 條件時(shí)，停止相應(yīng)模塊的時(shí)鐘。
本發(fā)明的降低向前糾錯(cuò)解碼器功耗的方法，包括如下步驟 步驟一、接收輸入的數(shù)據(jù)，開始進(jìn)行FEC解碼運(yùn)算；步驟二、將LDPC解碼模塊的時(shí)鐘打開，進(jìn)行LDPC迭代運(yùn)算。 步驟三、根據(jù)BCH校驗(yàn)策略，當(dāng)LDPC迭代輸出校驗(yàn)比特時(shí)，BCH校
驗(yàn)?zāi)K時(shí)鐘關(guān)閉，繼續(xù)LDPC的迭代運(yùn)算，當(dāng)LDPC迭代輸出信息比特時(shí)，
BCH校驗(yàn)?zāi)K可以開始工作；
步驟四、根據(jù)N-l策略，當(dāng)此時(shí)LDPC迭代次數(shù)小于N-1時(shí)，不進(jìn)行
BCH校驗(yàn)運(yùn)算，將BCH校驗(yàn)?zāi)K時(shí)鐘關(guān)閉，然后轉(zhuǎn)移至步驟二，進(jìn)行下一
次LDPC迭代；當(dāng)LDPC迭代次數(shù)》N-1時(shí)，BCH校驗(yàn)?zāi)K時(shí)鐘打開，進(jìn)行
BCH校驗(yàn)；
步驟五、如果BCH校驗(yàn)不通過，則表明解得的數(shù)據(jù)含有誤碼，轉(zhuǎn)移至 步驟二，繼續(xù)進(jìn)行下一次LDPC迭代；如果BCH校驗(yàn)通過，則表明解得的 數(shù)據(jù)無誤碼，F(xiàn)EC解碼完成；
步驟六、將此時(shí)的LDPC迭代次數(shù)置為N，記錄本次LDPC迭代的迭代 次數(shù)，為下一組數(shù)據(jù)的N-1策略做準(zhǔn)備；
步驟七、根據(jù)LDPC停止迭代策略，將通過BCH校驗(yàn)的LDPC迭代模塊 和BCH校驗(yàn)?zāi)K的時(shí)鐘關(guān)閉；8個(gè)并聯(lián)的FEC處理模塊的8組數(shù)據(jù)全部通 過BCH校驗(yàn)后，標(biāo)志FEC解碼完成；關(guān)閉所有FEC處理模塊的子時(shí)鐘域， 直至下一組數(shù)據(jù)輸入，轉(zhuǎn)移至步驟一，開始新一組的FEC解碼。
本發(fā)明通過分別在LDPC解碼模塊和BCH校驗(yàn)?zāi)K中插入門控時(shí)鐘單 元，根據(jù)門控時(shí)鐘策略，停止不工作的模塊的時(shí)鐘，從而降低解碼器的功 率消耗。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明圖1是本發(fā)明的低功耗的FEC解碼器結(jié)構(gòu)示意圖； 圖2是本發(fā)明中采用的BCH校驗(yàn)策略示意圖3是本發(fā)明中采用的LDPC停止迭代策略示意圖4是本發(fā)明中采用的N-1策略示意圖5是本發(fā)明的FEC門控時(shí)鐘策略流程圖。
圖6是本發(fā)明的FEC門控時(shí)鐘結(jié)構(gòu)單元示意圖。
具體實(shí)施例方式
參見圖1所示，本發(fā)明的地面電視國標(biāo)解調(diào)芯片中前向糾錯(cuò)解碼器， 采用SPA算法，包括8個(gè)并聯(lián)的FEC處理模塊，每個(gè)FEC處理模塊內(nèi)包含 LDPC解碼和BCH校驗(yàn)兩個(gè)相對(duì)獨(dú)立的模塊。8個(gè)LDPC解碼模塊同時(shí)進(jìn)行 解碼操作。任一LDPC解碼模塊在解碼的時(shí)候會(huì)對(duì)信息比特進(jìn)行硬判，并 進(jìn)行BCH校驗(yàn)。在本發(fā)明中LDPC解碼器輸入為4bit軟值，表示一個(gè)4 位的有符號(hào)數(shù)，硬判決是指當(dāng)該數(shù)大于等于O時(shí)，認(rèn)為當(dāng)前比特為0，小 于0時(shí)認(rèn)為當(dāng)前比特為1。
每個(gè)FEC處理模塊劃分為一個(gè)單獨(dú)的時(shí)鐘域，每個(gè)FEC處理模塊的時(shí) 鐘域又劃分為LDPC時(shí)鐘域和BCH時(shí)鐘域。這樣最終的時(shí)鐘域分為16個(gè)不 同的時(shí)鐘域。
本發(fā)明的前向糾錯(cuò)解碼器，還包括為LDPC解碼模塊進(jìn)行迭代時(shí)存放 所需數(shù)據(jù)的SRAM訪問模塊。在LDPC解碼模塊、BCH校驗(yàn)?zāi)K以及SRAM 訪問模塊中分別插入門控時(shí)鐘單元。所述前向糾錯(cuò)解碼器的功耗主要由邏 輯電路以及SR雄產(chǎn)生。通過門控時(shí)鐘單元，按照門控時(shí)鐘策略，在滿足
停止時(shí)鐘的條件時(shí)，停止相應(yīng)模塊的時(shí)鐘，能夠減少不必要的時(shí)鐘翻轉(zhuǎn)，降低系統(tǒng)功耗。上述SRAM的訪問指對(duì)SR崩進(jìn)行讀操作和寫操作，不必 要的讀寫會(huì)浪費(fèi)很大功耗。還有當(dāng)不對(duì)SRAM進(jìn)行讀寫操作時(shí)，SRAM上的 時(shí)鐘也要關(guān)閉，更進(jìn)一步的降低功耗。門控時(shí)鐘單元作為業(yè)內(nèi)常用的一種 邏輯器件，其基本功能可以理解為與門，即時(shí)鐘與使能信號(hào)相與。如圖6 所示，系統(tǒng)時(shí)鐘是芯片的時(shí)鐘，從不關(guān)斷。如果把系統(tǒng)時(shí)鐘直接給SRAM 使用無疑太浪費(fèi)功耗。只有當(dāng)使能信號(hào)為高的時(shí)候，SRAM上才有時(shí)鐘， 使能為低時(shí)，SRAM上時(shí)鐘關(guān)斷。
使用門控時(shí)鐘來達(dá)到低功耗的目的包括什么時(shí)候?qū)⒆訒r(shí)鐘域關(guān)閉， 什么時(shí)候?qū)⒆訒r(shí)鐘域打開，在本發(fā)明中設(shè)計(jì)了如下三種門控時(shí)鐘策略
BCH校驗(yàn)策略(參見圖2)。適用時(shí)鐘域BCH校驗(yàn)?zāi)K的BCH時(shí)鐘域。 因?yàn)長DPC迭代出的數(shù)據(jù)包括校驗(yàn)比特和信息比特，校驗(yàn)比特在前，信息 比特在后。而BCH校驗(yàn)只需要對(duì)信息比特進(jìn)行運(yùn)算。為了節(jié)省再校驗(yàn)比特 產(chǎn)生時(shí)，BCH校驗(yàn)?zāi)K的功率消耗，本發(fā)明在LDPC迭代運(yùn)算產(chǎn)生校驗(yàn)比 特的時(shí)間內(nèi)，將BCH校驗(yàn)的時(shí)鐘域關(guān)閉。只有當(dāng)每次LDPC的迭代產(chǎn)生出 信息比特的時(shí)候，將BCH校驗(yàn)的時(shí)鐘打開，其余時(shí)間BCH校驗(yàn)的時(shí)鐘關(guān)閉。 LDPC停止迭代策略(參見圖3)。適用時(shí)鐘域LDPC解碼模塊的LDPC 時(shí)鐘域和BCH校驗(yàn)?zāi)K的BCH時(shí)鐘域。在同時(shí)對(duì)8個(gè)LDPC解碼模塊進(jìn)行 解碼時(shí)，當(dāng)其中一個(gè)FEC處理模塊的LDPC迭代完成后，所得的信息比特 通過BCH驗(yàn)證，即LDPC迭代的結(jié)果正確，F(xiàn)EC解碼結(jié)束。在FEC解碼結(jié) 束后，下一輪數(shù)據(jù)輸入之前，F(xiàn)EC處理模塊處于空閑狀態(tài)。為了節(jié)省這種 空閑狀態(tài)的功耗， 一旦LDPC迭代出的數(shù)據(jù)通過BCH驗(yàn)證，則停止該FEC 處理模塊的時(shí)鐘。其余FEC處理模塊時(shí)鐘一直打開，繼續(xù)進(jìn)行下一次迭代，直至BCH驗(yàn)證通過，再將相應(yīng)FEC處理模塊的時(shí)鐘關(guān)閉。由于各LDPC解 碼模塊在迭代時(shí)所要用的數(shù)據(jù)存放有一定的獨(dú)立性(放在不同的SRAM 中)，所以此時(shí)也就可以關(guān)斷相應(yīng)SRAM的時(shí)鐘。
所述的通過BCH驗(yàn)證，是指經(jīng)過BCH驗(yàn)證模塊后，BCH產(chǎn)生的SEED 為0，若SEED不為0，則沒有通過BCH驗(yàn)證。SEED是指BCH校驗(yàn)產(chǎn)生的 校正子，是在LDPC解碼的同時(shí)對(duì)信息比特行進(jìn)行循環(huán)移位得到的，是判 斷BCH校驗(yàn)是否通過的一個(gè)依據(jù)。當(dāng)某個(gè)LDPC解碼模塊一次迭代完成后， 其所包含的BCH校驗(yàn)?zāi)K的校驗(yàn)結(jié)果也就同時(shí)獲得。
N-l策略(參見圖4)。此策略的依據(jù)是前后2組LDPC解碼模塊(每 組8個(gè))的信號(hào)質(zhì)量在實(shí)際情況中是接近的，因?yàn)橄噜彽男盘?hào)質(zhì)量相差不 會(huì)過大。假如第一組用了很多次才迭代完成(BCH校驗(yàn)通過)，說明信號(hào) 質(zhì)量很差，那么第二組不用過早進(jìn)行BCH校驗(yàn)，因?yàn)榧词棺鲂ｒ?yàn)也是不會(huì) 通過的。這樣相鄰的兩組信號(hào)進(jìn)行LDPC迭代時(shí)，迭代的次數(shù)的相關(guān)性很 大?？梢愿鶕?jù)處理的數(shù)據(jù)迭代的次數(shù)，決定下一組數(shù)據(jù)開始BCH校驗(yàn)的迭 代次數(shù)。在接收信號(hào)質(zhì)量一定不好的情況下，將BCH校驗(yàn)的時(shí)鐘關(guān)閉。在 性能和功耗的權(quán)衡中，本發(fā)明采用當(dāng)下一組迭代次數(shù)為本組迭代次數(shù)減一 時(shí)，再打開BCH校驗(yàn)的時(shí)鐘，即只需比上一組通過BCH校驗(yàn)時(shí)提前一次即 可。
具體實(shí)現(xiàn)的過程是 一次LDPC解碼對(duì)象為8個(gè)LDP C解碼模塊，當(dāng) 某一個(gè)FEC處理模塊的LDPC解碼模塊迭代出的信息比特最早通過BCH驗(yàn) 證時(shí)，則記錄下本次LDPC迭代次數(shù)N。在下一次對(duì)另外一組8個(gè)LDPC解 碼塊解碼時(shí)，如果迭代次數(shù)小于N-1，不進(jìn)行BCH驗(yàn)證，即BCH驗(yàn)證的時(shí)鐘停止。只有當(dāng)?shù)絅-1時(shí)，再開始BCH的驗(yàn)證，將BCH驗(yàn)證的時(shí)鐘打開。其中，N的初始默認(rèn)值為l，即為從LDPC迭代的初始化時(shí)，進(jìn)行BCH檢驗(yàn)。
當(dāng)?shù)接布试S的最大迭代次數(shù)后，數(shù)據(jù)沒有通過BCH驗(yàn)證，則停止所有的FEC解碼運(yùn)算，此時(shí)N為硬件所允許的最大迭代次數(shù)。如圖5所示，本發(fā)明的降低FEC解碼器功耗的方法是-步驟一、接收輸入的數(shù)據(jù)，開始進(jìn)行FEC解碼運(yùn)算。步驟二、將LDPC解碼模塊的時(shí)鐘打開，進(jìn)行LDPC迭代運(yùn)算。步驟三、根據(jù)BCH校驗(yàn)策略，當(dāng)LDPC迭代輸出校驗(yàn)比特時(shí)，BCH校驗(yàn)?zāi)K時(shí)鐘關(guān)閉，繼續(xù)LDPC的迭代運(yùn)算，當(dāng)LDPC迭代輸出信息比特時(shí)，BCH校驗(yàn)?zāi)K可以開始工作。進(jìn)行下一步判斷后，決定是否打開BCH校驗(yàn)?zāi)K的時(shí)鐘。
步驟四、根據(jù)N-l策略，當(dāng)此時(shí)LDPC的迭代次數(shù)小于N-1時(shí)，不進(jìn)行BCH校驗(yàn)運(yùn)算，將BCH校驗(yàn)?zāi)K時(shí)鐘關(guān)閉，轉(zhuǎn)移至步驟二，進(jìn)行下一次LDPC迭代。當(dāng)LDPC迭代次數(shù)大于等于N-1時(shí)，BCH校驗(yàn)?zāi)K時(shí)鐘打開，進(jìn)行BCH校驗(yàn)。
步驟五、如果BCH校驗(yàn)不通過，則表明解得的數(shù)據(jù)含有誤碼，轉(zhuǎn)移至步驟二，繼續(xù)進(jìn)行下一次LDPC迭代。如果BCH校驗(yàn)通過，則表明解得的數(shù)據(jù)無誤碼，F(xiàn)EC解碼完成。
步驟六、將此時(shí)的LDPC迭代次數(shù)置為N，記錄本次LDPC迭代的迭代次數(shù)(即為N)，為下一組數(shù)據(jù)的N-l策略做準(zhǔn)備。
步驟七、最后，根據(jù)LDPC停止迭代策略，將通過BCH校驗(yàn)的LDPC迭代模塊和BCH校驗(yàn)?zāi)K的時(shí)鐘關(guān)閉。8個(gè)并聯(lián)的FEC處理模塊的8組數(shù)據(jù)全部通過BCH校驗(yàn)后，標(biāo)志FEC解碼完成。關(guān)閉所有FEC的子時(shí)鐘域，直至下一組數(shù)據(jù)輸入，轉(zhuǎn)移至步驟一，開始新一組的FEC解碼。
權(quán)利要求
1、一種地面電視國標(biāo)解調(diào)芯片中LDPC前向糾錯(cuò)解碼器，包括8個(gè)并聯(lián)的FEC處理模塊，每個(gè)FEC處理模塊內(nèi)包括LDPC解碼模塊和BCH校驗(yàn)?zāi)K，所述8個(gè)LDPC解碼模塊同時(shí)進(jìn)行解碼操作，任一LDPC解碼模塊在解碼時(shí)對(duì)信息比特進(jìn)行硬判并進(jìn)行BCH校驗(yàn)；其特征在于每個(gè)FEC處理模塊劃分為一個(gè)單獨(dú)的時(shí)鐘域，每個(gè)FEC處理模塊的時(shí)鐘域又劃分為LDPC時(shí)鐘域和BCH時(shí)鐘域，共分為16個(gè)不同的時(shí)鐘域；還包括為LDPC解碼模塊進(jìn)行迭代時(shí)存放所需數(shù)據(jù)的SRAM訪問模塊；在LDPC解碼模塊、BCH校驗(yàn)?zāi)K以及SRAM訪問模塊中分別插入的門控時(shí)鐘單元；通過所述門控時(shí)鐘單元，根據(jù)門控時(shí)鐘策略，在滿足停止時(shí)鐘的條件時(shí)，停止相應(yīng)模塊的時(shí)鐘。
2、 如權(quán)利要求1所述的地面電視國標(biāo)解調(diào)芯片中LDPC前向糾錯(cuò)解碼器，其特征在于所述的門控時(shí)鐘策略包括BCH校驗(yàn)策略，只有當(dāng)每次LDPC解碼模塊迭代產(chǎn)生出信息比特時(shí)，將BCH校驗(yàn)?zāi)K的時(shí)鐘打開，其余時(shí)間BCH校驗(yàn)?zāi)K的時(shí)鐘關(guān)閉。
3、 如權(quán)利要求1所述的地面電視國標(biāo)解調(diào)芯片中LDPC前向糾錯(cuò)解碼器，其特征在于所述的門控時(shí)鐘策略包括LDPC停止迭代策略，當(dāng)某一LDPC解碼模塊迭代出的數(shù)據(jù)通過BCH校驗(yàn)?zāi)K驗(yàn)證，則停止該FEC處理模塊的時(shí)鐘；同時(shí)關(guān)斷與該LDPC解碼模塊相對(duì)應(yīng)的SRAM的時(shí)鐘；其余FEC處理模塊時(shí)鐘一直打開，繼續(xù)進(jìn)行下一次迭代，直至BCH驗(yàn)證通過，再將相應(yīng)FEC處理模塊的時(shí)鐘關(guān)閉。
4、 如權(quán)利要求1所述的地面電視國標(biāo)解調(diào)芯片中LDPC前向糾錯(cuò)解碼器，其特征在于所述的門控時(shí)鐘策略包括N-1策略，每次LDPC解碼模塊進(jìn)行解碼時(shí)，記錄下最早通過BCH校驗(yàn)的LDPC解碼模塊的迭代次數(shù)N，在下一次對(duì)另外一組8個(gè)LDPC解碼模塊解碼時(shí)只有當(dāng)?shù)絅-1次時(shí)，才打開BCH校驗(yàn)?zāi)K的時(shí)鐘，進(jìn)行BCH校驗(yàn)；迭代次數(shù)N的初始默認(rèn)值為
5、 如權(quán)利要求4所述的地面電視國標(biāo)解調(diào)芯片中LDPC前向糾錯(cuò)解碼器，其特征在于當(dāng)?shù)接布试S的最大迭代次數(shù)后，數(shù)據(jù)沒有通過BCH驗(yàn)證，則停止所有的FEC處理模塊的解碼運(yùn)算，此時(shí)迭代次數(shù)N為硬件所允許的最大迭代次數(shù)。
6、 如權(quán)利要求1所述的地面電視國標(biāo)解調(diào)芯片中前向糾錯(cuò)解碼器，其特征在于所述進(jìn)行BCH驗(yàn)證，通過BCH驗(yàn)證的標(biāo)志是，經(jīng)過BCH校驗(yàn)?zāi)K后，產(chǎn)生的SEED為O，若SEED不為0，則沒有通過BCH驗(yàn)證。
7、 一種降低LDPC前向糾錯(cuò)解碼器功耗的方法，其特征在于，包括如下步驟步驟一、接收輸入的數(shù)據(jù)，開始進(jìn)行FEC解碼運(yùn)算；步驟二、將LDPC解碼模塊的時(shí)鐘打開，進(jìn)行LDPC迭代運(yùn)算。步驟三、根據(jù)BCH校驗(yàn)策略，當(dāng)LDPC迭代輸出校驗(yàn)比特時(shí)，BCH校驗(yàn)?zāi)K時(shí)鐘關(guān)閉，繼續(xù)LDPC的迭代運(yùn)算，當(dāng)LDPC迭代輸出信息比特時(shí)，BCH校驗(yàn)?zāi)K可以開始工作；步驟四、根據(jù)N-l策略，當(dāng)此時(shí)LDPC迭代次數(shù)小于N-1時(shí)，不進(jìn)行BCH校驗(yàn)運(yùn)算，將BCH校驗(yàn)?zāi)K時(shí)鐘關(guān)閉，然后轉(zhuǎn)移至步驟二，進(jìn)行下一次LDPC迭代；當(dāng)LDPC迭代次數(shù)》N-1時(shí)，BCH校驗(yàn)?zāi)K時(shí)鐘打開，進(jìn)行BCH校驗(yàn)；步驟五、如果BCH校驗(yàn)不通過，則表明解得的數(shù)據(jù)含有誤碼，轉(zhuǎn)移至 步驟二，繼續(xù)進(jìn)行下一次LDPC迭代；如果BCH校驗(yàn)通過，則表明解得的 數(shù)據(jù)無誤碼，F(xiàn)EC解碼完成；步驟六、將此時(shí)的LDPC迭代次數(shù)置為N，記錄本次LDPC迭代的迭代 次數(shù)，為下一組數(shù)據(jù)的N-l策略做準(zhǔn)備；步驟七、根據(jù)LDPC停止迭代策略，將通過BCH校驗(yàn)的LDPC迭代模塊 和BCH校驗(yàn)?zāi)K的時(shí)鐘關(guān)閉；8個(gè)并聯(lián)的FEC處理模塊的8組數(shù)據(jù)全部通 過BCH校驗(yàn)后，標(biāo)志FEC解碼完成；關(guān)閉所有FEC處理模塊的子時(shí)鐘域， 直至下一組數(shù)據(jù)輸入，轉(zhuǎn)移至步驟一，開始新一組的FEC解碼。
全文摘要
本發(fā)明公開了一種LDPC前向糾錯(cuò)解碼器，包括8個(gè)并聯(lián)的FEC處理模塊，每個(gè)FEC處理模塊內(nèi)包括LDPC解碼模塊和BCH校驗(yàn)?zāi)K，所述8個(gè)LDPC解碼模塊同時(shí)進(jìn)行解碼操作，任一LDPC解碼模塊在解碼時(shí)對(duì)信息比特進(jìn)行硬判并進(jìn)行BCH校驗(yàn)；在LDPC解碼模塊、BCH校驗(yàn)?zāi)K中分別插入的門控時(shí)鐘單元；通過所述門控時(shí)鐘單元，根據(jù)門控時(shí)鐘策略，在滿足停止時(shí)鐘的條件時(shí)，停止相應(yīng)模塊的時(shí)鐘。本發(fā)明還公開了一種降低前向糾錯(cuò)解碼器功耗的方法，包括BCH校驗(yàn)策略、LDPC停止迭代策略、N-1策略。本發(fā)明能夠有效降低前向糾錯(cuò)解碼器的功率消耗。
文檔編號(hào)H04N7/64GK101472184SQ200710094669
公開日2009年7月1日 申請(qǐng)日期2007年12月28日 優(yōu)先權(quán)日2007年12月28日
發(fā)明者奚肇卿, 潘國振, 晶 王 申請(qǐng)人:卓勝微電子(上海)有限公司