專利名稱：利用交替的奇偶抗扭斜信道同步數據信道的方法和裝置的制作方法
技術領域：
本發(fā)明涉及網絡通信領域，更糾地，涉及利用^4a^f言道同步數據線。
背景技術：
串行/解串器(SERDES)成幀H^口A^學才狹(即發(fā)射機應答器)和 互補型金屬氧化物半導體(CMOS)專用集成電路(ASIC)成幀器之間的電 接口 。目前用16個2.5吉比特每秒(即16x2.5 Gbps )的差分數據線和1個 2.5Gbps ^^^H言道"-^處理串行/解串器成幀皿口，如在光學互聯論壇 (OIF) SFI-5標準中所規(guī)定的。才MtOIFSFI-5標準，通過^4s^H言道傳輸 的數據樣本由一個64位報頭構成頭部。該抗扭外f言道頭部包括用于成幀的兩 個A1字節(jié)(F6)和兩個A2字節(jié)(62)、以及4個開銷字節(jié)(EH1-4)。
在傳輸64位抗扭斜信道頭部后，來自16條數據線中每一條的64位樣 林^a^H言it^傳輸(例如，來自傳輸數據線15的64位樣本、來自傳輸 數據線H的64位樣本等，直至來自傳輸數據線0的64位樣本)。不利地 是，OIFSFI-5串行/解串器成幀雜口m^實施。例如，在邏輯門的需求數 量方面，實施代價明顯偏高。這樣，由于這種實施的相關功耗的原因，以高 速ASIC技術(例如SiGe、 InP等)有效實施這一辦法是昂貴的。

發(fā)明內容
通it^發(fā)明的方法和裝置，利用抗扭斜比特流樹準多條數據信道，可 以解決現有技術的各種缺陷。具體地，根據本發(fā)明一個實施例的方法，包括 接收抗扭斜比特流，通過處理"^a斜比特流來識別對準的抗扭斜幀，通過比 較來自對準的抗扭斜幀的抗扭斜信道比較位和來自多條數據信道的每一條的 數據通道比較位來識別與多條數據信道的^-條有關的數據信道對準位置， 以;5Jt擇與多條數據信道有關的相應的多個數據信iW準位置，以UU寸準多 條數據信道。
多條數據信道被對準，以便大大減少與數據信道有關的扭斜?？古ば北?特流包括與數據信道有關的多個數據位和使用至少一部分所述數據位生成的 多個奇偶校驗位。通過釆用面向數據位的成幀方案(交替的奇偶校驗位)，
而不^l在OIFSFI-5標準中定義的面向字節(jié)的成幀方案(佳月Al/A2字節(jié))， 本發(fā)明能夠使數據線的抗扭斜變得更筒單、更有效、更可靠以及更經濟。另 外，本發(fā)明^^交替的奇偶校驗站^^雌ifJi提供有保證的計時頻率。


結合附圖參考下面的詳細描述可以更加容易地理解本發(fā)明的教導，其中 圖1描述包括串行器-解串器和成幀器才缺的^4a^K言g成系統的高級 方框圖2描述圖l的奇偶^a^H言il^^^狹的高級方框圖； 圖3描述根據圖2的奇偶抗扭^H言^^^莫塊的并行奇偶抗扭^K言i1^ 成的邏輯表示圖4描述根據圖2的奇偶^^H言ili^^狄的串行交替奇偶校驗位生 成的流程圖5描述包括成幀器，和串行器-解串器的數據信iM"準系統的高級方
框圖6描述由圖5的串行器-解串器101接收的扭斜數據信道的邏輯表示圖； 圖7描述圖5的抗扭斜成幀器才缺的高級方框圖； 圖8描述圖7的抗扭斜成幀控制器的流程圖9描述用于對準圖5的數據信道之一的數據信道對準系統的高級方框圖10描述用于圖5的數據信道之一的圖9的數椐信道對準系統的高級方 框圖11描描述了使用于執(zhí)行這里介紹的功能的通用計算機的高級方框圖。
為了幫助理解，已盡可能使用了相同的附圖標記來指代附圖中共同的相 同元件。
具體實施例方式
本發(fā)明是在包括具有4個10Gbps數據線的串行器-解串器(SERDES) 成幀恭接口的通信系統的上下文中討論的；然而，本發(fā)明可容易地應用到利 用抗扭斜來同步數據線的其它通信接口?？傮w來說，本發(fā)明包括用于利用抗 扭外f言道同步數據線的功率優(yōu)化解決方案。在本發(fā)明中，使用面向比特的采 樣方法和交替的奇-偶校驗作為抗扭斜成幀標記能夠以顯著減少的功耗來同
顯著減少了在SiGe、 InP等技術中實施本發(fā)明的改進的數據線同步方法所需 的還輯門的數量。
同樣，由于可以使用比之前同步數據線所需的少很多的邏輯門來實# 發(fā)明，因此本發(fā)明顯著減少了用于同步數據線所需的功耗。另夕卜，在如M 主要介紹的一個實施例中，本發(fā)明將抗扭^H言道上的連續(xù)相同數字的最大數 量限制成9,從而使^^H言^i^為SERDES器件內的4^P時鐘分配的最佳 源。
圖1描述包括串行器-解串器和成幀器才狹的^^H言g成系統的高級 方框圖。具體地，圖1的抗扭斜信道生成系統100包括串行器-解串器 (SERDES) 101和成幀器模塊(FM) 102。在一個實施例中，SERDES 101 包括SiGeSERDES。在另一個實施例中，SERDES 101包括InP SERDES。 在一個實施例中，FM 102包括CMOS成幀器才狹。如圖1中所示，SERDES 101的輸出端M至FM 102的相應輸入端。
如圖1所示，SERDES 101包括時鐘數據恢復(CDR) 106、多路解復用 器(DEMUX) 110、多個寄存器114o-1143 (統一稱為寄存器114)、奇偶 ^4s^H言ii^A^莫塊(PDCGM) 126和寄存器127。如圖1所示，FM 102 包括多個接收數據成幀器才狹(RDFM) 118。 - 1183 (統一稱為RDFM 118 )、 ^4a斜對準緩沖器(DAB ) 124、接收^4a^H言絲幀器^: (RDCFM) 130 以及^4a斜控制器(DC) 136。雖然如圖所示包括D觸發(fā)器、寄存器114和 寄存器127， ^￡可以利用各種其它^#部件來實施。
如圖1中所示，SERDES 101利用串行輸入艦(SIL) 104從ib^:(未 示出)接收串行數據流。SIL 104 *至CDR 106的輸入端。CDR 106在SIL 104上接收串行數據流并處理接to'J的串行數據流。如現有技術中所公知的， CDR 106 ^e數據'ltt功能和時鐘'tt功能。CDR 106的第一輸出端通過數
^fT號連接(DSC) 108 *至DEMUX 110的輸入端。CDR 106通過DSC 108將恢復的數M號發(fā)送至DEMUX 110。 CDR 106的第二輸出端通過時 鐘信號連接(CSC) 109 M至DEMUX 110的時4中^T入端、每個寄存器114 的各自時鐘輸入端、PDCGM 126的時鐘輸入端和寄存器127的時鐘輸入端。 CDR 106通過時鐘信號連接(CSC ) 109發(fā)送恢復的時鐘信號。CDR 106發(fā) 送恢復的時鐘信號給DEMUX 110，用于控制通過DEMUX 110的數據流。 類似地，CDR 106發(fā)送恢復的時鐘信號*個寄存器114，用于控制寄存器 114的數據輸入以M寄存器114讀取數據。CDR 106將恢復的時鐘信號發(fā) 送至PDCGM 126,以在生成抗扭^H言道時使用。CDR 106將恢復的時鐘信 號發(fā)送至寄存器127， M收PDCGM 126輸出的^^H言道比特流。
如圖1中所示，DEMUX 110通過DSC 108從CDR 106接收以串行比特 流形式傳輸的恢復的數據流。在一個實施例中，接收到的數據比特流包括 40Gbps比特流。DEMUX 110通過CSC 109從CDR 106接收恢復的時鐘信 號。在一個實施例中，如圖1中所示，DEMUX 110包括l至4多路解復用 器。雖然所示為包括l至4多路解復用器，但是本領域技^A員可以理解， 取決于數據信道的數量，各種其它多路解復用器邏輯電路也可以用來實現 DEMUX 110。 DEMUX 110解Jj^接4U)j的串行比特流，以產生多條數據信 道(DC ) 1120 - 1123 (統一稱為DC 112 ) 。 DEMUX 110的四個輸出端分別 ^^至寄存器114o - 1143的數據輸入端。DEMUX 110將DC 112。 - 1123分別 發(fā)送至寄存器1140-1143。
寄存器114。 - 1143分別接收與DC 1120 - 1123相關的解JJf)輸出的數據比 特流。寄存器114o-1143在每個時鐘周期M解復用輸出的數據比特流的一 個位。利用從CDR 106接收的恢復的時鐘信號來控制寄存器114o - 1143的與 DC 112。 - 1123有關的數據位輸入和寄存器114。 — 1143的與DC 116。 - 1163有 關的數據位輸出。寄存器1140 - 1143的輸出端分別齡至RDFM 1180 - 1183 的輸入端。寄存器114q-1143將通過DC 112q-1123從DEMUX IIO接收的 數據發(fā)iO^目應的多條數據信道(DC ) 1160 - 1163 (統一稱為DC 116 ),以 便向FM 102的相應RDFM 1180 - 1183傳送。由寄存器114輸出至各DC 116 的數據位被提供給PDCGM 126的各輸入端，用于抗扭^K言道生成。
通過DC 116o-1163傳輸的數據比特流分別由RDFM 118。-1183接收。
如圖1中所示，RDFM118o-1183包括各自的多個CDR120o-1203 (統一稱 為CDR 120 )和各自的多個多路解復用器(DEMUX) 1220 - 1223 (統一稱為 DEMUX 122 )。這樣，通過DC 1160 - 1163傳輸的數據比特流分別由CDR1200 - 1203接收。CDR 120。 - 1203對與DC 116。 - 1163有關的每個數據比特流分 別^ff數據'l^l功能和時鐘'^l功能。CDR 120o - 1203的輸出端分別齡至 DEMUX 122o - 1223的輸入端。CDR120。 -1203分別將'隨的數據信號發(fā)送 至DEMUX 1220 - 1223。
CDR 1200 - 1203將'1^1的時鐘信號輸出至DEMUX 1220 - 1223，用于分 別控制由DEMUX 122。 - 1223解^^數據比特流。DEMUX 122將接收 到的DC 116解復用成FM 102需要的數據速率，其中該速率是基于FM 102 所在的標準單元CMOS器件的性能。因此，雖然為了清楚的目的，DEMUX 122被示為包括1至8多路解復用器，但是本領域技術人員可以理解，依據由 SERDES 101輸出的DC 116的速率、能夠由FM 102處理的數據速率等因素， DEMUX122可以包括1: 32多路解JJ ]器、1: 16多路解J^]器以及各種其 它多路解復用邏輯電路。
如圖1中所示，每個DEMUX 1220- 1223輸出各自的多個輸出數據比特 流(ODB ) 1230 - 1233 (統一稱為ODB 123 ) 。 DEMUX 1220 - 1223的輸出 端l給至DAB 124的各輸入端。脅地，由RDFM 1180 — 1183輸出的ODB 123。 - 123"嫂送至DAB 124。如圖1中所示，DAB 124由DC 136進行控制， 而DC 136又是利用由SERDES 101中的PDCGM 126生成的抗扭外ft道比 特流來控制的。
如圖1中所示,PDCGM 126接收分別從寄存器114。 - 1143輸出到DC 1160 -1163上的每個輸比特流中的數據位，并從CDR106接收'fcl的時鐘信號。 PDCGM 126利用來自DC 116的數據位和利用CSC 109從CDR 106輸出的 時鐘信號生成抗扭斜數據比特流。在一個實施例中，抗扭斜數據比特流包括 交替的奇校驗位和偶校驗位，其中每個校驗位分別利用來自每個DC 1160-1163的一個采才N立生成。在一個這樣的實施例中，生成的奇校驗位和偶校驗 位被插入到抗扭斜數椐比特流，使得校驗位與用于生成校驗位的來自DC 116 的采樣數據位交錯。這樣，在一個實施例中，PDCGM 126^f亍本發(fā)明的用 于生成^4a斜數據流的方法的至少一部分。PDCGM 126的輸出端^至寄
存器127的數據輸入端。
PDCGM 126將生成的抗扭斜比特沐發(fā)iit^寄存器127?？古ば北忍亓鞯?數據^一個時鐘周期內被，在寄存器127中。^4a斜比特流的數據^^v 寄存器127讀出，以利用CDR106 '隨的時鐘信號在^42^H言道128上傳輸。 寄存器127的輸出端旨至DCFM 130的輸入端。這樣，利用^a^j言道128 由SERDES 101發(fā)送的抗扭斜比特流由FM 102的DCFM 130接收。如圖1 中所示，DFM130包括CDR132和多路解復用器(DEMUX)134。 CDR132 的輸入端接收^4a斜信道128上的抗扭斜比特流。
CDR 132扭J于數據恢復功能和時鐘恢復功能，以從接收到的抗扭斜比特 流'fel數據信號和相關時鐘。CDR 132的數據輸出端和時鐘輸出端分別* 至DEMUX 134的數據輸入端和時鐘輸入端。CDR 132將恢復的數據信號發(fā) 送至DEMUX134。 CDR 132將恢復的時鐘信號輸出至DEMUX 134，用于 控制DEMUX 134對抗扭斜比特流進行解復用。如圖1中所示，DEMUX134 包括1至8多路解復用器。雖然凈皮示為包括1至8多i^解復用器，但是本領
域技術人員可以理解，依據用于實施抗扭^H言^相關的抗扭^H言道交替奇 偶校驗的位數，可以用現有技術中^^p的各種其它多路解賴器邏輯電路(例
如，1: 16、 1: 32及類似邏輯電路)來實施DEMUX134。因此，DEMUX 134 輸出多個抗扭斜數據位(DDB ) 135 (統一稱為DDB 135 ) 。 DEMUX 134的 輸出端分別并給至DC 136的輸入端。由DEMUX 134輸出的DDB 135被輸 入至DC136，用于控制DAB124。
如上所述，抗扭斜比特流可用于控制DAB 124，同步從中生成抗扭斜比 特流的數據信道，以及M類似的功能。在一個實施例中，PDCGM 126從 DC 116接收數據采樣并處理從DC 116接收到的數據采樣，以生成交替的奇 偶校驗位(即在生成奇校驗位和偶校驗位之間交替)。PDCGM 126將來自 DC 116的數據采樣與生成的交替奇偶校驗位進行多路復用，以作為抗扭斜比 特流在^4a斜信道128上傳輸。在一個實施例中，奇校驗位由PDCGM 126 利用來自DC 116的一位來生成。類似地，在一個實施例中，偶校驗位由 PDCGM 126利用來自每個DC 116的一位來生成。在一個實施例中，PDCGM 126生成的奇校驗位被插入到抗扭斜比特流中緊5W從各DC 1160 - 1163獲得 的、用于生成奇校驗位的4比特采樣后的比特位置。類似地，在一個實施例
中，PDCGM 126生成的偶校驗位被插入到^a斜比特流中緊M從各DC 116o - 1163獲得的、用于生成偶校驗位的4比特采樣后的比特位置。
可以設想，關于圖1所描述的至少一部分功能可以合并到更少的功能元 件中。類似地，可以設想，關于圖1描述的各種功能可以由其它功能元件來 執(zhí)行，或者各種功能可以按不同方式分配給各種功能元件。例如，在一個實 施例中，關于圖1所示和描述的至少一部分CDR (例如，用于SERDES101 和FM 102之間的并行接口的CDR 120 )可以由相應的延^遲鎖定環(huán)(DLL ) 代替。另外，關于圖1所示和描述的本發(fā)明的各種功能可以用其它功能元件 的各種組合來糾。
圖2示出圖1中的奇偶抗扭，ili成才狄的高級方框圖。M地， PDCGM126包括多路復用器(MUX) 202、寄存器204、 XOR邏輯門206、 多路復用器(MUX) 208和計數器212。如圖2中所示，寄存器1140-1143 的輸出端分別通過DC 1160 - 1163^^至MUX 202的各輸入端，寄存器204 的輸出端津給至MUX 202的第五輸入端。MUX 202的輸出端M^至寄存器 127的數據輸入端，此外，它還作為反饋回路輪^至XOR邏輯門206的第一 輸入端。寄存器204的輸出端除了旨至MUX202的第五輸入端^卜， 合至MUX 208的輸入端。另外，初始化信號"0"和初始化信號"1"*至MUX 208的相應輸入端，用于在PDCGM 126的穩(wěn)態(tài)操作之前PDCGM 126的初 始化辦。MUX208的輸出端齡至XOR邏輯門206的第^入端。XOR 邏輯門206的輸出端旨至寄存器204的數椐輸入端。如上所述，寄存器204 的輸出端井給至MUX 202的第五輸入端和MUX 208的輸入端。寄存器204 利用;^口到相關時鐘輸入端的時鐘信號進行控制。舉例來說，利用CDC109 將由CDR 106恢復的時鐘信號提供^"f存器204、計數器212和寄存器127 的時鐘輸入端。計數器212的輸出作為輸入控制信號被提供給MUX 202和 MUX208。在圖2中所示的實施例中，計數器212包括4位計數器。計數器 212控制MUX 202選擇來自相關DC 116。 - 1163的數字采樣，以供在抗扭斜 信道128上傳輸，并用于生成交替的奇偶校驗位以在抗扭斜信道128上傳輸。 計數器212控制生成奇校驗位和生成偶校驗位之間的奇偶交替。
如圖2所述，MUX 202接收來自每個DC 116。 - 1163的一位數據采樣和 從寄存器204輸出的奇偶校驗位作為輸入。MUX 202將從寄存器204輸出的
奇偶校驗位(在奇校驗位和偶校驗位間交替)與從各個DC 116。 - 1163接收的 4個1位數據采樣進行多路復用。如上所述，計數器212控制MUX 202的多 路復用功能。MUX 202的輸出(即^4a斜比特流),議送至寄存器127的數 據輸入端以供在;^4a斜信道128上傳輸，并^^iii^ XOR邏輯門206的第 ^T入端。MUX 208的輸出被輸入到XOR邏輯門206的第一輸入端。XOR 邏輯門206對MUX 202的輸出和MUX 208的輸出進行XOR運算。MUX 208 的輸出用于決定要計算的奇偶校驗位的類型(即，^^]分別來自DC 116。-1163的四個1位數據采樣來計算奇校!Hiii是偶校驗位)。由XOR邏輯門 206使用MUX 202的輸出來決定奇偶校驗位的值。在一個實施例中，在 PDCGM 126的穩(wěn)態(tài),之前，MUX 208利用初始化位來決定要計算的奇偶 才交l^位的類型。
校驗位。XOR邏輯門206生成的奇偶^^I^位發(fā)送至寄存器204。在將奇偶校 驗位與分別從DC 116。 - 1163接收的4個1位數據釆樣進行多路^JI]之前，寄 存器204 ，該奇偶校驗位。雖然被示為D觸發(fā)器，但是寄存器204可以用 任何用于提供類似臨時M功能的部件來完成。這樣，如圖2中所示,PDCGM 126生成交替的奇偶校驗位(在奇校驗位和偶校驗位間交替)，將所生成的交 替的奇偶校驗位與分別用來生成交替的奇偶校驗位的1位數據采樣進行多路 復用，以生成抗扭斜比特流在^4l斜信道128上串行傳輸。在一個實施例中，
道的各種控i^莫塊和緩沖模塊。5
圖3示出才Mt圖2中的奇偶^4a^H言ii^iM^的并行奇偶^a^H言道 生成的邏輯表示圖。M地，圖3的并行:^4a^H言道生成300的邏輯表示圖 包括DC 116。 - 1163和抗扭^(言道128。如圖3所示，傳輸方向(關于數據線 上的傳輸)是從右向左(其中時鐘周期0是第一個時鐘周期)。M地，示 出從寄存器114的輸出端輸出的并通過DC116傳輸的的11位。例如，所示 在DC1163上傳輸的11位包括11個以位(3， O)至位(3， 10)表示的數椐 位。類似地，例如，所述在DC 1162上傳輸的11位包括11個以位(2， 0) 至位(2， 10)表示的數據位。類似地，例如，所述在DC 11&上傳輸的11 位包括ll個以位(1， 0)至位(1， 10)表示的數據位。類似地，例如，所
述在DC116Q上傳輸的11位包括11個以位(0， O)至位(O， IO)表示的數 據位。如圖3所示，DC116被同步成使分別與DC116廣116o相關的位(3, 0) ， (2， 0) ， (1， O)和(O， O)被時間對準，分別與DC116。-1163相 關的位(3, 1) 、 (2, 1) 、 (1， 1)和(0， 1)被時間對準，且類似地， 分別與DC 1163 - 116。相關的其它數據位^皮時間對準。
由于其中主要相對于4個數據信道的同步^#說明本發(fā)明，如圖3 中所示，所以在每個DC 116o - 1163上傳輸的每隔四位^fo^擇用于在^2^K言 道128上傳輸。同樣，在每個DC116廣116o上傳輸的每隔四位用于生成交替 的奇偶校驗位，奇偶校驗位和采樣數據位交錯以形成在^4a斜信道128上傳 輸的抗扭斜比特流。在一個實施例中，如圖3中所示，生成的奇偶校驗位被
1163-116()的)4個采沖ff立有關的四個比特位置后的一個比特位置中。
關于奇校驗位的生成，如圖3中所示，從DC1163采樣的位(3， 0)、從 DC 1162^1才羊的位(2, 1)、從DC 116i^jl才羊的位(1， 2)以;S^DC 1160 采樣的位(0， 3)被多路JJ^以形成在^4^H言道128上串行傳輸的4分 ^a斜比特流。另夕卜，如圖3中所示，釆才ff立(3, 0) 、 (2， 1) 、 (1， 2) 和(0, 3)被提供給XNOR邏輯門302o的各輸入端作為輸入，用于生成奇 校驗位，其被插入到在抗扭斜信道128上傳輸的抗扭斜比特流中。如圖3所 示，生成的奇校驗位被插入到抗扭斜比特流中緊跟在分別從DC 1163-116! 采樣的、用于生成奇校驗位的4個數據位后的比特位置。
關于偶校驗位的生成，如圖3中所示，從DC1163采樣的位(3， 5)、從 DC 1162釆樣的位(2， 6)、從DC 116t采才羊的位(1， 7)以^U^DC 1160 采樣的位(0， 8)被多路復用以形成在抗扭^H言道128上串行傳輸的^分 ^a斜比特流。另外，如圖3中所示，采才報(3， 5) 、 (2， 6) 、 (1， 7) 和(0, 8)被提供給XOR邏輯門302E的各輸入端作為輸入，用于生成被插 入到在抗扭外f言道128上傳輸的抗扭斜比特流中的偶校驗位。如圖3中所示， 生成的偶校驗位被插入到^4a斜比特流中緊多IME分別從DC 1163 - 116,釆樣 的、用于生成偶校驗位的4個數據位后的比特位置中。
如上所述，用于同步在生成抗扭斜比特流中使用的相關數據信道的抗扭 斜比特流的處理過程在IO位抗扭斜幀上執(zhí)行。由于抗4a斜比特流的抗扭斜位
是逐位前移的，因此處理過禾1^E每一個下述時鐘周期完成每個時鐘周期用 于確定在該時鐘周期期間處理的10位是包括來自單個10位抗扭斜幀(即對 準的10位抗扭斜幀)的抗扭斜^ii是包括來自不同的10位抗扭斜幀(即未 對準的10位抗扭斜幀)的抗扭斜位。在一個實施例中，對準的10位^4a斜 幀包括為生成奇^^l^位而采樣的4個lt據位、奇^^JiH立、為生成偶^^ir位而 采樣的4個數據位、和偶校驗位。在檢測到對準的10位抗扭斜幀時，可以執(zhí) 行同步處理，以同步用于生成對準的10位^a斜幀的數據信道。雖然此處關 于10位抗扭斜幀(即由于4個數據信道的使用)進行了描述，但是^4a斜幀 可以包括^f可數量的位。而且，雖然此處關于包括特定比特位置的對準10位 數據幀進4刊笛述，但如關于圖3所圖示和描述的那樣，本領域才支^A員可以 理解，可以利用包括各種比特位置配置的對準抗扭斜幀來實施本發(fā)明的方法。 圖4示出才 圖2的奇偶^4a^H言ii^^^狄的串行交替奇偶校驗位生 成的流程圖。方法400在步驟402 (即復位狀態(tài))處開始，并繼續(xù)至步驟404。 在步驟404，偶校驗初始化位(圖示地，"0"位)被載入用于生成偶校驗位。 計數變量初始化為0 (即count = 0 )。在步驟406，對偶校驗初始化位(即"0" 位)和從DC 1163 (表示為數據{3})接收的采樣數據位進行XOR運算。計 數變量增加至1 (count = 1)。在步驟408，對之前步驟的結果值和從DC 1162 (表示為數據{2})接收的采樣數據位進行XOR運算。計數變量增加至2 (count = 2)。在步驟410，對之前步驟的結果值和從DC116〖(表示為數據 W)接收的采樣數據位進行XOR運算。計數變量增加至3 (count = 3)。在 步驟412，對之前步驟的結果值和從DC 116G (表示為數據{0})接收的采樣 數椐位進行XOR運算。第四次XOR運算的結果(即步驟412的結果)M 與DC 1163 - 116。的4個數據采樣相關的偶校驗位。計數變量增加至4 (count =4)。
在步驟414,奇校驗初始化位(圖示為"l，，位)被^用于生成奇校驗位。 計數變量增至5 (count = 0)。在步驟416,對奇校驗初始化位(即"0，，位) 和從DC 1163 (表示為數據{3})接收的另一個采樣數據位進行XOR運算。 計數變量增加至6( count = 6 )。在步驟418，對之前步驟的結果值和從DC 1162 (表示為數據{2})接收的另一個采樣數據位進行XOR運算。計數變量增加 至7 (count = 7)。在步驟420，對之前步驟的結果值和從DC 116,(表示為
數據{1})接收的另 一個采樣數據位進行XOR運算。計數變量增加至8 (count =8)。在步驟422,對之前步驟的結果值和從DC116e (表示為數據{0})接 收的采樣數據位進行XOR運算。來自第四次XNOR運算的結果(即步驟422 的結果)就是與DC 1163 - 116o的另外4個數據采樣相關的奇校驗位。計數變 量增加至9 (count = 9)。方法400然后回到步驟404，在此處i^Vf禺校驗初 始化位用于偶校驗位的后續(xù)確定。換言之，關于圖4描述的步驟404-422被 重復，用于生成要包含在^4a斜比特流中的交替奇偶校驗位。
雖然在圖3的并行驗位生成實施方法中示出為利用了 XOR和XNOR 邏輯門，但是在順序校驗位生成實施方法中，是利用"0"(用于偶^^驗位)或 者"l"(用于奇校驗位)作為序列的起始值來^f亍結果的倒置。雖然iiX介紹 利用XOR運算分別生成偶校驗位和奇校驗位，但是本領域技#員可以理 解，可以根據本發(fā)明來使用各種其它邏輯運算來生成偶校驗位和奇校驗位。 在一個實施例中，計數變量利用4位計數器來維護(例如，圖示為關于圖2 所示和介紹的計數器212)。另外，雖然此處顯示為包括模10的計數器，但 是本領域的技術人員可以理解，各種其它計數器以W目關計數變量處理都可 以用來生成交替的偶校驗位和奇校驗位，用于根據本發(fā)明的方法同步數據信 道。
圖5示出包括成幀器才缺和串行器-解串器的數據信道對準系統的高級方 框圖。M地，圖5中的數據信iM"準系統500包括關于圖1所示和介紹的 SERDES101和FM102。如圖5中所示，FM 102包括多個發(fā)送數據成幀器 才狄(TDFM) 504。-5043 (統一稱為TDFM 504)、鎖相環(huán)(PLL) 510、 奇偶扭4a斜生成器模塊(PDGM) 524以及發(fā)送抗扭斜成幀器模塊(TDFM) 527。如圖5中所示，SERDES101包括多個數據時鐘數據恢復(DCDR)單 元5140 - 5143 (統一稱為DCDR 514)、多個數據漂移緩沖器(DWB) 5180 -5183 (統一稱為DWB 518)、多個數據延遲誶M嘗緩沖器(DDCB) 5200-5203 (統一稱為DDCB 520 ) 、 抗扭斜時鐘數據恢復 (DCDR)單元534、抗 扭斜漂移緩沖器(DWB) 536、抗扭斜成幀器(DF) 538、抗扭斜對準控制 器(DAC ) 540、清掃(clean-up )鎖相環(huán)(CPLL) 516、多路復用器(MUX) 542和發(fā)射器544。
如圖5中所示，TDFM 5040-5043接絲自交換中心(未示出)的相應
的多個交換數據信號(SDS) 502 (統一稱為SDS502)。另夕卜，利用*至 PDGM524 Ji^目應的多個輸入端的多個采樣數據輸入線(SDIL) 522將至少 ~~^分SDS 502提供給PDGM 524。 PDGM 524對SDS 502進行采樣，用于 生成4it4a斜比特流。
如圖5中所示，TDFM 5040 - 5043包括多個多路復用器(MUX) 5060 -5063 (統一稱為MUX 506 )和多個寄存器508。 - 5083 (統一稱為寄存器508 )。 如圖5中所示，每個MUX 506都包括8至1多路復用器，其包括8個數據輸 入端用于接收交換數據信號502的^^分，和1個數據輸出端用于將多路 復用的數據比特流傳送至SERDESIOI。雖然所示為包括8至1多路復用器， 但是本領域技術人員可以理解，依據數據信道的數量，各種其它多路復用器 邏輯電路都可以用來實施MUX 506。 MUX 5060-5063的數據輸出端分別耦 合至寄存器508o - 5083的數據輸入端。如圖5中所示，MUX 506由PLL 510 進行控制，利用從PLL 510發(fā)送的3個控制信號來分別控制在每個MUX 506 上的輸入端。從MUX 5060 - 5063輸出的多路賴的數據比特^f皮分別輸M 寄存器508。-5083。
如圖5中所示，寄存器5080 - 5083分別接H級MUX 506Q - 5063多路復用 的數據比特流。雖然所示為D觸發(fā)器，但是寄存器508可以利用類似的## 元件。寄存器508由PLL510生成的時鐘信號進行控制，其被應用到寄存器 508的時鐘輸入端。PLL 510生成的時鐘信號控制通過每個寄存器508的數據 流。響應于從PLL510接收到的時鐘信號，每個寄存器508讀出數據位，以 利用相應的多條數據信道(DC )5120 - 5123(統一稱為DC 512 )發(fā)往SERDES 101的相應DCDR 514。換言之，寄存器508。-5083的輸出端分別耦合至 DCDR 5140 - 5143的輸入端。
DCDR 514。 - 5143對與DC 512。 - 5123有關的數據比特流分別扭軒數據恢 復功能和時鐘恢復功能。由CPLL 516使用從CPLL 516發(fā)出的控制信號對 DCDR 514進行控制，用于分別控制每個DCDR 514的輸入端。由DCDR 5140 -5143從DC 512。-5123中恢復的數據信號和時鐘信號被分別發(fā)紅DWB 518o - 5183。 DCDR 5140 - 5143的數據輸出端和時鐘輸出端分別M^至DWB 518o - 5183的lst據^^入端和時鐘^T入端。
DWB 518。 - 5183分別從DCDR 5140 - 5143接收數據比特;;綠相關時鐘信
號。在用于同步M數據比特流的延時 ^嘗處理之前，DWB518o-5183緩存 恢復的數悟比特流。由CPLL 516利用從CPLL 516分別發(fā)i^每個DWB 518 的控制輸入端的控制信號對DWB518進行控制。如圖5中所示，DWB5180 -5183的輸出端分別M^至DDCB 5200 - 5203的輸入端。響應于CPLL 516 的控制信號，DWB 518Q-5183將緩存的數據比特流分別發(fā)送至DDCB 5200 -5203,。
如圖5中所示，每個DDCB 520o - 5203包括12-UI選擇器，用于同步(即 ^4a斜)分別與DC512Q-5123有關的數據比特流。雖然被示為12-UI選擇器， 但是^4頁域技權員可以理解，可以##個DDCB 520。 - 5203實施為采用任 何單位間隔數量的選擇器。換言之，才娥本發(fā)明每個DDCB 520。-5203都可 以適用于任^可所需數量的扭斜^M嘗。由DAC 540利用DAC 540生成的相應 的多個對準控制信號(ACSs) 5410-5413對DDCB520進行控制。DAC540 受到由PDGM 524生成并在抗扭斜信道532上從FM 102傳送至SERDES 101 的抗4a斜比特流的控制。在一個實施例中，DAC 540和DDCB 520之一用來 同步與該DDCB 520之一有關的數據比特流。例如，DAC 540和DDCB 5200 -5203用來同步分別與DC 512o - 5123相關的數據比特流。
如圖5中所示，DDCB 5200-5203的輸出端齡至多路JJ I器(MUX) 542的相應輸入端。MUX 542多路JJf]分別從DDCB 5200 - 5203接>11^的對 準的數據比特流。如圖5中所示，MUX542包括4至1多路復用器。在一個 實施例中，如其中主要描述的，MUX542接收的4個數據比特流中的每一個 都包括10Gbps比特流，且MUX 542輸出的多路復用的數據比特流包括 40Gbps的數據比特流。雖然所示為包括4至1多路JJD器，但是^^頁域技術 人員可以理解，依據數據信道的數量，各種其它多路復用器邏輯電路都可以 用來實施MUX542。如圖5中所示，使用來自CPLL516的控制信號來控制 MUX 542輸出多路JJ ]的數據比特流。MUX 542的輸出端*^^射器544 的輸入端。發(fā)射器544接收多路^的數據比特流并將該多路JJ 1的數據比 特流發(fā)送至it^塊(未示出)進行電光轉換以向相關下游節(jié)點傳送。
如圖5中所示，利用M^至PDGM 524上的相應多個輸入端的多個采樣 數據輸入線(SDIL) 522將至少一^分SDS 502提供給PDGM 524。 PDGM 524對SDS 502進行采樣，用于生成^4a斜比特流。如上所述，抗扭斜比特
采樣位生成的奇偶校驗位。在一個實施例中，生成的奇偶校驗位包括在奇校
驗位和偶校驗位之間交替生成的交替的奇偶校驗位。在一個實施例中，PDGM 524生成關于圖2、圖3和圖4所示的交替的奇-偶校驗位。如圖5中所示， PDGM 524包括分別耦合至DDFM 527的IO個輸入端的10個輸出端。PDGM 524利用相關的多個連接526將用于生成奇校驗位的4個采樣位、奇校驗位、 用于生成偶校驗位的4個校驗位和偶校驗位發(fā)送至TDFM 527。
TDFM 527包括多路復用器(MUX) 528和寄存器530。如圖5中所示， MUX 528包括8至1多路JJU器。MUX 528包括8個數據輸入端，用于接
包括3個控制輸入端，用于接收來自PLL510的控制信號。PLL510控制從 PDGM 524接收的抗扭斜位的多路復用。MUX 528的輸出端耦合至寄存器 530的輸入端。雖然被描繪為包括8至1多路復用器，但是本領域技術人員可 以理解，依據FM 102的內部時鐘逸變，其它多路復用器邏輯電M可以用 來實施MUX 524 (可以是1: 16、 1: 32等)。在一個實施例中，數據信道 和抗扭信道采用相同的速率調整。
寄存器530從MUX 528接收抗扭斜比特流，并在通過^^斜信道532發(fā) 送抗扭斜比特流之前^:t^a斜比特流的每個位。使用從PLL 510接收的時 鐘信號控制寄存器530。雖然所示為包括D觸發(fā)器，但是寄存器530可以用 類似元件來實施。(在FM 102上的)寄存器530的輸出端利用抗扭斜信道 532齡至(在SERDES 101上的)DCDR 534的輸入端。這樣，FM 102將 ^4a斜比特流傳送至SERDES 101 ，用于同步與DC 512有關的數據比特流。
如圖5中所示，DCDR 534接收由DDFM 527通過抗扭斜信道532發(fā)送 的抗扭斜比特流。DCDR 534對抗扭斜比特流執(zhí)行數椐恢復功能和時鐘恢復功能。DCDR534受CPLL516控制。DCDR534的數據輸出端耦合至DWB 536的數據輸入端，用于將恢復的抗扭斜數據比特流提供給DWB 536。 DCDR 534的時鐘輸出端旨至DWB536的時鐘輸入端，用于將恢復的時鐘信號提 供給DWB536。另外，CDR534的時鐘輸出端耦合至CPLL516的輸入端， 用于將恢復的時鐘信號提供給CPLL 516。如圖5中所示，由DCDR 534提 供給CPLL 516的恢復的時鐘信號用于控制CPLL 516。類似地，CPLL 516控制通過DWB536的抗扭斜比特流的流動。這樣，與抗扭斜比特^4目關的恢 復的時鐘信號用于控制DCDR 514。 - 5143、 DWB 5180 - 5183、和MUX 542 以及DWB536。 DWB536消除了抗扭斜比特流上漂移的影響。DWB 536的 輸出端^^至DF 538的輸入端。
如圖5中所示，DF538從DWB536接收^4a斜比特流。DF538^i^亍抗 扭斜位匹配，用于控制DAC 540。 DF538的輸出端齡至DAC 540的輸入 端。如圖5中所示，DAC540控制每個DDCB520。這樣，DAC540控制各 個數據比特流流過DDCB 520,用于同步M數據比特^i^f亍多路JJ ]并傳 向相關的光模塊(未示出)。雖然所示為包括一個單獨的輸出端，但是在一 個實施例中，DF 538包括用于將各種數椐位和控制位提供給DAC 540的多 個輸出端。
雖然所示為包括單獨的輸出端，但是在一個實施例中，DAC 540包括多 個輸入端，分別用于從DF 538接收各種數據位和控制位以同步DC 512的數 據比特流。如上所述，DF538通過^f亍抗扭斜校驗位匹配來完成^4a斜成幀 功能。此處將關于圖7和圖8對DF 538進行描述。如上所述，DAC 540和 每個DDCB 520的組合用于對準與DC 512有關的數據比特流。此處將關于 圖9和圖10對DAC 540和DDCB 520之一的組合進行介紹。
可以設想，關于圖5所介紹的至少一部分功能可以合并成更少的功能元 件。類似地，可以設想，關于圖5介紹的各種功能可以由其它功能元件來完 成，或者各種功能可以用不同的方式^皮分配給各種不同的功能元件來完成。 例如，在一個實施例中，關于圖5所示出和介紹的至少一部分CDR (例如， 在FM 102和SERDES 101間的并行接口中使用的CDR 514 )可以由相應的 延遲鎖定環(huán)(DLL )脊f、。另外，可以用其它功能元件的各種組合來脊氏關 于圖5所示和介紹的功能性元件，借此完成關于圖5所示和介紹的本發(fā)明的 的^^種功能。
圖6示出圖5的SERDES 101接收的扭斜數據信道的邏輯表示圖。當(圖 3所示和介紹的)對準的數據信道穿過各種器件封裝、電路板跡線、封裝連接 及類似元件時，每個元件都將給數據信道帶來不同延遲，由》化數據信道間 引入扭斜，使得由SERDES 101接收的先前對準的數據信道將不再對準?？?見，對準的數據信道穿過各種元件之后將變成扭斜的數據信道，本發(fā)明的至
少一^^1用于利用抗扭^(言*糾正數據信道的扭斜(即再對準)。
蔣地，SERDES 101接收的扭斜數^t^f言道的邏輯表示圖600包括DC 5120-5123和抗扭斜信道532。如圖6中所示，傳輸方向(關于數據線上的傳 輸)M至左(其中時鐘周期0 A^—個時鐘周期)。^地，示出從寄存 器508的輸出端輸出并在每個DC512上傳輸的11個位。例如，所示DC 5123 上傳輸的11位包括11個表示為位(3， 0)至位(3， IO)的數據位。類似地， 例如，所示DC5122上傳輸的11位包括11個表示為位(2, 0)至位(2， 10) 的數據位。類似地，例如，所示DC 512t上傳輸的ll位包括ll個表示為位 (1, O)至位(l， IO)的數據位。類似地，例如，所示DC512o上傳輸的11 位包括ll個表示為位(0, 0)至位(0, 10)的數據位。
但是，如圖6中所示，與DC5120-5123有關的^^數據比特;MN皮扭斜 (不像圖3中所示的與DC 116。 - 1163有關的數據比特流)。例如，與DC 5120 有關的位(0， 0)不再和與DC 512!有關的位(1， 0)、與DC 5122有關的 位(2， 0)以及與DC512s有關的位(3， O)對準。類似地，與DC512有關 的各個比特流的其它先前已對準的位都不再對準。如上所述，在一個實施例 中，利用DF 538以及DAC 540和分別與DC 512(廣5123有關的每個DDCB 520o - 5203的組合來執(zhí)行與DC 512有關的數據比特流的同步(即對準)。
在一個實施例中，由于與DC512有關的數據比特流不再對準，所以通過 ^類似于關于圖3所示的抗扭斜比特流的方式扭Z亍^a斜比特流的分析和 成幀。在一個這樣的實施例中，利用XNOR邏輯門602o生成奇校驗位，該 XNOR邏輯門6020以類似關于圖3所示和介紹的XNOR邏輯門3020的方式 工作。類似地，在一個這種實施例中，利用XOR邏輯門602E生成偶校驗位， 該XOR邏輯門602E以類似圖3中XOR邏輯門302E的方式工作。械JjM羊用 于生成奇^^^f立的4個^t據位、奇校驗位、^^樣用于生成偶校驗位的4個 數據位以及偶校驗位構成了對準的10位抗扭斜幀。因而，在一個實施例中， PDGM 524的工作M類似于關于圖1中所示和介紹的PDCGM 126的工作。
圖7示出圖5中抗扭斜成幀器微的高級方框圖。脅地，DF 538包括 串行寄存器鏈(SRC) 701,其包括多個寄存器702。-7029 (統一稱為寄存器 702)、奇偶匹酉^莫塊(PMM) 704和脅斜成幀控制器(DFC) 712。如圖 7中所示，SRC701中的第一寄存器(圖示地，寄存器702o)接絲自DWB
536 (未示出)的^4a斜比特流中的每個^a斜位。寄存器7020的輸出端* 至寄存器702i的輸入端，寄存器702i的輸出端*至寄存器7022的輸入端， 寄存器7022的輸出端M至寄存器7023的輸入端，寄存器7023的輸出端M 至寄存器7024的輸入端，寄存器7024的輸出端旨至寄存器7025的輸入端， 寄存器7025的輸出端M至寄存器7026的輸入端，寄存器7026的輸出端M 至寄存器7027的輸入端，寄存器7027的輸出端旨至寄存器7028的輸入端， 寄存器7028的輸出端M至寄存器7029的輸入端，寄存器7029的輸出端* 至DAC540(未示出)的輸入端。另夕卜，寄存器7029的輸出端^^至DAC540 的輸入端用于將^4a斜比較位提供給DAC 540。雖然此處圖示和介紹了 12-UI ^M嘗，但是可以依據需要消除的扭斜量，用各種其它單位間隔4M嘗量來實施 本發(fā)明。
SRC 701可操作地用于在每個時鐘周期前移抗扭斜比特流中的每個^ 斜位，用于扭軒奇偶匹配處理。為了清楚的目的，省略用于同步邏輯的時鐘 信號。這樣，當^a斜^iii過SRC701的寄存器702前移時，由于寄存器702 的M輸出端的位M"^4a斜比特流通過SRC701的前移而改變，因此可以 建立新的搜索窗口。換言之，可以在每個時鐘周期建立新的搜索窗口。 M 地，如圖7中所示，每個寄存器702的各輸出端M至PMM 70 4的相應輸 入端，用于扭Z亍^4a斜校驗位匹配處理。如圖7中所示，PMM704包括XOR 邏輯門706、第一XNOR邏輯門707、第二 XNOR邏輯門708、第三XNOR 邏輯門709和AND邏輯門710。
關于奇^^驗處理，寄存器702p 7022、 7023 、 7024的輸出端;t]5^至XOR 邏輯門706的各輸入端。XOR邏輯門706^f亍7/^P技術中/^P的XOR運算。 XOR邏輯門706的輸出端^至第一 XNOR邏輯門707的第一輸入端。寄 存器7020的輸出端M至第一XNOR邏輯門707的第1入端。第一XNOR 邏輯門707對從XOR邏輯門706輸出的位和從寄存器702o輸出的位^f亍 XNOR運算。
第一XNOR邏輯門707的輸出端旨至AND邏輯門710的第一輸入端。 同樣，第一XNOR邏輯門707的XNOR運算結果被提供給AND邏輯門710 的相關輸入端，用于指示計算出的奇校驗位值和接4^^的奇校驗位是否匹配。 當來自DC 512o的采才ff樣寄存器7024輸出、來自DC 512的采才ff樣寄存
器7023輸出、來自DC5122的采沖ff樣寄存器7022輸出、來自DC5123的采 #<^寄存器702t輸出以及接^ij的奇校驗糾寄存器702o輸出時，從XOR 邏輯門706輸出的奇校驗值將和從寄存器702o接Jlt^的奇校驗位輸出進行匹配。
關于偶校驗處理，寄存器7026 、 7027 、 7028 、 7029的輸出端旨至第二 XNOR邏輯門708的抖輸入端。第二XNOR邏輯門708 ^f亍7/^p技術中公 知的XNOR運算。XNOR邏輯門708的輸出端M^至第三XNOR邏輯門709 的第一輸入端。寄存器702s的輸出端^^至第三XNOR邏輯門709的第1 入端。第三XNOR邏輯門709對從第二 XNOR邏輯門708輸出的位和從寄 存器7025輸出的位進行XNOR運算。
第三XNOR邏輯門709的輸出端齡至AND邏輯門710的第>= ^入端。 同樣，第三XNOR邏輯門709的XNOR運算結果被提供給AND邏輯門710 的相關輸入端，用于指示計算出的偶校驗位值和接4t5ij的偶校驗位是否匹配。 當來自DC 512o的采才ff樣寄存器7029輸出、來自DC 512i的采才ff樣寄存 器7028輸出、來自DC5122的采^f樣寄存器7027輸出、來自DC5123的采 樣位從寄存器7026輸出以及接收到的偶校驗位從寄存器7020輸出時，從 XNOR邏輯門708輸出的偶校驗值將和從寄存器7025接^^的偶校驗位輸出 進行匹配。
如上所述，第一 XNOR邏輯門707的輸出(用于決定XOR邏輯門706 計算的奇校驗M否和從寄存器702。接收的奇校驗位輸出匹配)M至AND 邏輯門710的第一輸入端。如果第一XNOR邏輯門707的兩個輸入都一樹即 全"O"或全T，)，則第一XNOR邏輯門707的輸出指示匹配(即'T，被輸出 到AND邏輯門710的第一輸入端)。類似地，如上所述，第三XNOR邏輯 門709的輸出(用于決定XNOR邏輯門708計算出的偶校驗M否和從寄存 器7025接收的偶校驗位輸出匹配)*至AND邏輯門710的第^^T入端。 如果第三XNOR邏輯門709的兩個輸入都一樣(即全'0"或f 1")，則第三 XNOR邏輯門709的輸出指示匹配(即"l，，被輸出到AND邏輯門710的第 >^%入端)。
這樣，AND邏輯門710的輸出提^-"個指示， 過^42^4言道532接 收的奇校驗位和偶校驗位兩者是否都匹配。換言之，AND邏輯門710的輸出
提供一個指示，有關當前的10位抗扭斜幀(即包括用于生成奇校驗位的4個 數據位釆樣、奇校驗位、用于生成偶校驗位的4個數據位采樣和偶校驗位) 是否^^f準以能夠進行進一步的處理來同步相關的數據比特流。這樣，AND 邏輯門710的輸出被輸WJ DFC 712用于控制DAC 540，該DAC 540控制 各個DDCB520 。在一個實施例中，雖然關于圖7所示和介紹的為用于扭/f亍 成幀搜索處理的并行方法，但是可以用順序的方式或用其它并行處理方法及 其多種組合來實^^發(fā)明的成幀搜索處理。
在一個實施例中，DFC712包括3位狀態(tài)機、4位幀計數器和6位時間間 隔計數器(即64時鐘周期計數器)。匹配務fr的識別(即AND邏輯門的輸 出為"l")啟動幀計數器。在一個實施例中，幀計數器包^4莫10幀計數器(即 從0至9計數)。在一個實施例中，在同一幀位置上的兩個連續(xù)匹配維持抗 扭斜成幀狀態(tài)機的同步狀態(tài)。在一個實施例中，在64個時鐘周期的時間間隔 內的兩個或更多個奇偶^^^r查不匹配導致搜索窗口移動一個時鐘周期(即1 位的時間間隔)。換言之，在一個實施例中，在64個時鐘周期的時間間隔內 的兩個或更多個奇偶校驗不匹配導致開始新的對奇偶校驗匹配的搜索。在一 個這樣的實施例中，忽略在^^^H言iUi在64個時鐘周期的時間間隔內的單 比特差錯。
如圖7中所示，DFC 712生成多個比較信道標識符信號(CCIS) 7140-7143 (統一稱為CCIS 714)，分別可用于識別DC 5120-5123。雖然所示為 包括同步信號，但是在特定時鐘周期內只有一個CCIS714()-7143被輸出。另 夕卜，DFC 712生成時間翟(信號(TSS) 714T。在一個實施例中，其中時間間 隔計數器包括64時鐘周期時間間隔計數器，TSS 714t保持等于"0"直至第64 個時間間隔，在該時刻TSS714T被設置等于"1"，以識別當前64位時間間隔 的結束并觸發(fā)下一個64個時鐘周期的時間間隔的開始。多個比^^沖信道 7140 - 7143和時間微出714r被傳iO^DAC540 (未示出)。DFC712的操 作將關于圖8進行圖示和介紹。
圖8示出圖7的抗4a斜成幀控制器的流程圖。特別地，抗4a斜成幀控制 器的流程圖800包括狀態(tài)計數器801 、幀計數器820和時間間隔計數器830。 如圖8中所示，DFC 712從PMM 704連續(xù)接收奇偶匹配位(即AND邏輯門 710的輸出)，如其中關于圖7圖示和介紹的那樣。如圖8中所示，狀態(tài)計數
器801開始于新搜索狀態(tài)802。如果DFC 712接收的奇偶匹S己位為"O，，( match ="0")，則狀態(tài)計數器801保持在新搜索狀態(tài)802中。如果DFC 712接收 的奇偶匹配位為"l" ( match-"l，，)，則狀態(tài)計數器801 i^到"找到一次 (FOUND ONCE)"狀態(tài)804。
如圖8中所示，如果奇偶匹配位等于1 (match = "1")而此時狀態(tài)計數器 801處于"新搜索，，狀態(tài)802，則幀計數器820初始化以開始模10計數從0至9。 如圖8中所示，每個幀計數器820的幀計數器狀態(tài)包^i十數變量(圖示為 count)、與DC512o相關的比較位(圖示為COMP0)、與DC512^目關的 比較位(圖示為COMP1)，與DC 5122相關的比^^立(圖示為COMP2 )以 及與DC 5123相關的比較位(圖示為COMP3 )。
當幀計數器820循環(huán)從計數等于0 (count = 0)至計數等于4 (count = 4 ) 時，與DC 5120 - 5123有關的4個數據位中的^—個被分別選#^行比較(圖 示為COMPn-l，其中n-O， 1， 2， 3)，且利用與DC512。 -5123有關的4 個數據采樣生成的偶校驗位^^擇用于對4個比較位進行比較(例示為通過 設置COMPn-0，其中n-0， 1, 2， 3)。另外，如圖8中所示，通過幀計 數器820實施大致類似的過程，用于比,于生成奇校驗位的4個數據位和 用于比較奇^^^f立。
如圖8中所示，當狀態(tài)計數器801處于"找到一次"狀態(tài)804時，如果奇 偶匹配位等于0 (match = "0")且計數等于9 (count = 9)，則狀態(tài)計數器 801返回至"新搜索"狀態(tài)802?？蛇x地，當狀態(tài)計數器801處于"找到一次"狀 態(tài)804時，如果奇偶匹配位等于1 (match = "1")且計數等于9 (count = 9 )， 則狀態(tài)計數器801 ii^到"找到兩次"狀態(tài)806。狀態(tài)計數器801接著從"找到 兩次，，狀態(tài)806進入到IN-FRAME狀態(tài)808。當狀態(tài)計數器801處于 "IN-FRAME"狀態(tài)808時，只要奇偶匹配位等于1 (match = 'T，)且計數等 于9 (count = 9)，狀態(tài)計數器801就停留在IN-FRAME狀態(tài)808?？蛇x地， 當狀態(tài)計數器801處于"IN-FRAME"狀態(tài)808時，如果奇偶匹配位等于0 (match = "0")且計數等于9 (count = 9)，則狀態(tài)計數器801 ^到"丟失 一次"狀態(tài)810。
當狀態(tài)計數器801處于"丟失一次"狀態(tài)810時，如果奇偶匹配位等于1 (匹配="1")且計數等于9 (count = 9 )，則狀態(tài)計數器801停留在"丟失一
次"狀態(tài)810?？膳?，當狀態(tài)計數器801處于"丟失一次"狀態(tài)810時，只要 奇偶匹配位等于0 (匹配-"O，，)且計數等于9 (count = 9)，則狀態(tài)計數器 801就i^A到"丟失兩次"狀態(tài)812。狀態(tài)計數器801接著從"丟失兩次，，狀態(tài)812 iiA到"新搜索"狀態(tài)802。另外，如圖8中所示，如果當時間間隔計數器830 設置TSS 714T等于1 (圖示為，時間戳- 1)時狀態(tài)計數器801處于"丟失一 次"狀態(tài)810,則狀態(tài)計數器801從"丟失一次，，狀態(tài)810回到"IN-FRAME，，狀 態(tài)808。
雖然如圖8中所示利用特定數量的狀態(tài)來識別連續(xù)的匹配條件和連續(xù)的 不匹配M,但是本領域技術人員可以理解，DFC 712的狀態(tài)計數器801可 以包括更少或更多狀態(tài)，JUt些狀態(tài)可以用不同方式配置。雖然如圖8中所 示包括模10幀計數器，但是^4頁域技^A員可以理解，幀計數器820可以依 據用于生成交替奇偶校驗位的數據采樣的數量和所生成的奇偶校驗位的數量 來計數才財居本發(fā)明的方法實施的與抗扭斜幀有關的任意數量的比特位置。類 似地，雖然在圖8中示出如64時鐘周期時間間隔計數器，但是本領域技術人 員可以理解，時間間隔計數器830可以被實施成對《封可時間間隔進4ti十數。
圖9示出用于對準圖5的數據信道之一的數據信it^t準系統的高級方框 圖。糾地，圖9的數據信糾準系統卯0包括DAC 540和DDCB 520之一 (圖示為DDCB 520x,其中X等于O, 1， 2， 3之一，取決于數據信道)， 其中已經關于圖5進行了圖示和介紹。在一個實施例中，DDCBW0x包括12 單位間隔(12Ul)i^擇器。如圖9中所示,DDCB 520x包括串行寄存器鏈(SRC ) 卯l，其包括寄存器902廣卯2u(統一稱為寄存器卯2)、多路復用器(MUX) 904和寄存器卯6。為了清楚的目的，省略了用于同步邏輯的時鐘信號。
如圖9中所示，SRC卯1中的第一寄存器(圖示為寄存器卯2,)從DWB 518x (未示出)接收與DC 512x相關的數據比特流中的每個數據位。寄存器 卯2i的輸出端M至寄存器卯22的輸入端，寄存器9022的輸出端旨至寄存 器卯23的輸入端，寄存器9023的輸出端旨至寄存器卯24的輸入端，寄存器 卯24的輸出端耦合至寄存器卯25的輸入端，寄存器卯25的輸出端耦合至寄存 器9026的輸入端，寄存器卯26的輸出端^至寄存器卯27的輸入端，寄存器 卯27的輸出端井給至寄存器9028的輸入端，寄存器9028的輸出端M至寄存 器9029的輸入端，寄存器9029的輸出端旨至寄存器90210的輸入端。
SRC 901可操作地用于在每個時鐘周期前移選定數據比特流中的每個數 據位，用于^W亍數據比特;樹準過程。這樣，當數據位前移通過SRC901的 寄存器卯2時，可供DAC540選擇的一組數據位連續(xù)改變。換言之，可以在 每個時鐘周期建立新的選擇集合(即可,i^擇來與相關的抗扭斜比較位進行 比較的數據位的集合)。M地，如圖9中所示，寄存器卯2,的輸入端和寄 存器902, - 902 的輸出端M"^至MUX 904的對應輸入端，用于使DDCB 520x中的每個數據位可供MUX卯4響應于來自DAC 540的選擇控制信號來 選擇。選定的位凈Ai^擇與由DAC 540從寄存器7029 (未示出)接收的:^4a斜 比較位進行比較。
如圖9中所示，DAC 540從DF 538的寄存器7029 (未示出)接收^4a斜 比較位，以在對準數據比特流時使用。DAC 540從DFC 712接收CCIS 7140 - 7143，以在為接^J)j的抗扭斜比較^i^擇受DAC 540控制的數椐比特流時 ^J I。 M地，CCIS 7140 - 7143確定被AC 540處理的數椐信道。例如，如 果COMPO 7140等于"l",則DAC 540控制DDCB 5200 (即X = 0 )。類似地， 例如，如果COMP1 714,等于"1"，則DAC 540控制DDCB 520,(即X = 1), 如果COMP2 7142等于"2"，則DAC 540控制DDCB 5202 (即X = 2 ),如果 COMP3 7143等于"3"，則DAC 540控制DDCB 5203 (即X = 3 ) 。 DAC 540 從DFC 712接收TSS 714T，用于控制DAC為對準數據比特流而使用的選擇 計數器。
在一個實施例中，DAC 540包括3位狀態(tài)才A^4^i^^i十數器。在一個 實施例中，^J I單個中央計數器且TSS 714T可凈iU^]于將中央計數器分配* 個數據信道。匹配M的識別(即AND邏輯門710的輸出為"l")啟動幀計 數器。在一個實施例中，選擇計數器包拾溪12幀計數器(即從0至11計數)。 在一個實施例中，64時鐘周期時間間隔內2個或更多的位比較不匹配將導致 搜索窗口移動一個單位間隔。換言之，在一個實施例中，64時鐘周期時間間 隔內2個或更多的位比較不匹配將導致新的搜索窗口的開始(即開始新的數 據位比較)。在一個這樣的實施例中，忽略64時鐘周期時間間隔內的單比特 差錯。
在一個實施例中，在同一選擇位置上的2個連續(xù)位比較(即對來自MUX 卯4的選定位和來自DF538的抗扭斜比較位進行比較)匹配將維持信道對準
狀態(tài)機的同步狀態(tài)。這樣，在一個實施例中，在同一^iil擇位置上的2個連 續(xù)位比較匹配識別出數據比特流同步條件，其表示相關數據信道的數據比特 流是同步的(即對準的)。在一個這樣的實施例中，響應于確定數據比特流 被同步(即數據比特流同步務降已被識別)，生成信道同步標記(例如，由 DAC 540輸出的RXSO信號i線"l")。
如圖9中所示，DAC 540生成用于選擇比較比特位置(即進行當前比較 的相關數據比特流的比特位置)的控制信號。MUX卯4的輸出端耦合至寄存 器卯6的輸入端。這樣，在選擇比較比特位置并從寄存^"收與比較比特位 置有關的數據位之后，MUX卯4^i^定位發(fā)i^寄存器卯6的輸入端。寄存 器卯6的輸出端耦合至MUX 542 (未示出)的相應輸入端。另夕卜，寄存器906 的輸出端M至DAC 540的輸入端，用于將在^^前時鐘周期內選擇的選定位 提供給DAC 540，用于與由DFC 712提供給DAC 540的抗4a斜比較位進^亍 比較。用于選擇比較比特位置的控制信號由DAC540利用狀態(tài)計數器和選擇 計數器生成，如其中關于圖IO所圖示和介紹的。
圖10示出用于圖5的數據信道之一的圖9的數據信5M"準系統的高級方 框圖。M地，數據信it^準系統的^^呈圖1000包括狀態(tài)計數器1001和選 ^i十數器1020。如圖8中所示，DAC 540從DF 538連續(xù)接收^4a斜位并從 DDCB,連續(xù)接收比較位，如關于圖7圖示和介紹的。另夕卜，DAC540從DFC 712連續(xù)接收CCIS714。-7143 (表示為COMP-N，其中N等于O， 1， 2， 3 之一，取決于受到DAC 540控制的DDCB 520 )，用于針對接收的抗扭斜位 選擇受DAC 540控制的數據比特流。
如圖io中所示，狀態(tài)計數器iooi從"新比^;，狀態(tài)ioo2開始。在一個實
施例中，當狀態(tài)計數器1001 i^A"新比較"狀態(tài)1010時，DAC 540 #^道同 步標志設置為"0"(圖示為RXSO-"0")，同時^#信道同步標志等于"0" 直到狀態(tài)計數器1001 iiA^目關數據比特流被對準的狀態(tài)(即信道同步狀態(tài))。 如果^4a斜位和比較位不匹配(4i4a斜鄉(xiāng)比較位)，則狀態(tài)計數器1001進 入到"移動位置"狀態(tài)1004，其使選擇位置移動(通過改變從DAC 540傳n MUX 904的用于控制12UI選擇器的控制信號)。狀態(tài)機1001接著返回至"新 比較"狀態(tài)1002。如果^4a斜位和比較位匹配(抗扭斜位=比較位)，則狀態(tài) 計數器1001 i^到"匹配一次"狀態(tài)1006。
如圖10中所示，當狀態(tài)計數器1001處于"匹配一次，，狀態(tài)1006時，如果
^4a斜位和比較位不匹配(抗扭斜鄉(xiāng)比較位)，則狀態(tài)計數器iooi it^v到"移
動位置"狀態(tài)1004，其4吏選#^位置移動(通過改變從DAC 540發(fā)iiL^MUX卯4 的用于控制12UI選擇器的控制信號)?？梢莸?，當狀態(tài)計數器處于"匹配一 次"狀態(tài)1006時，如果^4a斜位和比較位匹配(抗扭斜位=比較位)，則狀 態(tài)計數器1001 i^到"匹配兩次，，狀態(tài)1008。狀態(tài)計數器1001接著it^到"對 準"狀態(tài)1010。在一個實施例中，當狀態(tài)計數器1001保持在"對準，，狀態(tài)101 0 時，DAC540^M^信道同步標志等于"1"(圖示為RXSO-"l")。
如圖10中所示，當狀態(tài)計數器1001處于"對準"狀態(tài)1010時，如果# 斜位和比較位匹配(^4a斜位=比較位)，則狀態(tài)計數器1001 ##在"對準" 狀態(tài)1010且信道同步標志仍然i線等于"l" (RXSO-"l")。可it^,當狀 態(tài)計數器1001在"對準，，狀態(tài)1010時，如果^4a斜位和比較位不匹配 斜侮比^位)，則狀態(tài)計數器1001 ii/jij"不匹配一次"狀態(tài)1012。如圖IO 中所示，當狀態(tài)計數器1001處于"不匹配一次"狀態(tài)1012時，如果^E斜位 和比較位匹配(抗扭斜位-比較位)，則狀態(tài)計數器1001 ^#在"不匹配一 次"狀態(tài)1012，且信道同步標志設置成"l" (RXSO-"l")?？蒳t^，當狀態(tài) 計數器1001處于"不匹配一次"狀態(tài)1012時，如果^4a斜位和比較位不匹配 (抗扭斜衝比較位)，則狀態(tài)計數器1001 ii^到"移動位置"狀態(tài)1004,其 使選擇位置移動(通過改變從DAC 540發(fā)送至MUX 904的用于控制UUI 選擇器的控制信號)。然后狀態(tài)計數器1001回到"新比較"狀態(tài)1002，同時信 道同步標志設成"O" (RXSO-"O，，)。另夕卜，如圖10中所示，如果狀態(tài)計數 器IOOI處于"不匹配一次"狀態(tài)1012，即當DFC712將TSS714t"^成1 (圖 示為，時間戳- 1)時，狀態(tài)計數器1001從"不匹配一次"狀態(tài)1012回到"對 準"狀態(tài)1010。
雖然示出為^f亍特定的狀態(tài)才練態(tài)改變，但是在一個實施例中，僅當到 達正確的比較位置(例如，每隔四個周期，取決于用于每個獨立數據信道的 有效標志)時一些狀態(tài)改變才凈，發(fā)。在一個這樣的實施例中，響應于多種 狀態(tài)改變而清除的信息可以用于標+e^it種狀態(tài)的改變。雖然圖io中所示為《吏 用特定lt量的狀態(tài)識別連續(xù)位匹配務fr和連續(xù)位不匹配務降，但是本領域技
術人員可以理解，DAC540的狀態(tài)計數器1001可以包括更少或更多狀態(tài)，且
可以用不同方式來配置狀態(tài)。另外，雖然所示為單狀態(tài)計數器1001，但^ 當注意到，對于才緣本發(fā)明同步的每個數據信道，DAC540都包括一個狀態(tài) 計數器。雖然如圖10中所示為包括12模選##數器，但是;^頁域技^Mv員 可以理解，選#^數器1020可以為與數皿道有關的^f可數量的位選擇位置 計數，其中該數據信道利用與該選^i十數器相關的狀態(tài)計數器進行同步。
可以設想，至少一部分所述功能可以合并到更少的功能元件中。類似地， 可以設想，各種功能可以由其它功能元件抓f亍，或者各種功能可以用不同的 方式分配給不同的功能元件。例如，所述SERDES 101的至少一部分功能可 以由FM 102的多種功能元件批f亍，所述FM 102的至少4分功能可以由 SERDES 101的多種功能元件執(zhí)行。另外，雖然此處主要關于4個10Gbps 數據信道的同步進行了介紹，但是本領域技^A員可以理解，本發(fā)明的方法 可以用于同步4^f可數量的各種不同速率的數據信道。
圖11示出用于扭^亍上述功能的通用目的的計算才幾的高級方才匡圖。如圖11 中所示，系統1100包括處理器元件1102 (例如CPU)，例如隨機訪問^# 器(RAM)和/或只讀務賭器(ROM)的務賭器1104，可操作地用于執(zhí)行多 種抗扭斜比特流生成和抗扭斜比特流處理和數據信道同步功能的抗扭斜才, 1105，以及多種輸A/輸出裝置1106 (例如，，裝置，包括但不限于磁帶驅 動器、軟驅、硬盤驅動器或移動硬盤、接收器、發(fā)射器、麥克風、顯示器、 輸出端以朋戶輸^置(例如勉、鍵區(qū)、鼠標等))。
應當注意到，本發(fā)明可以用軟件和/或軟硬件的組合來實施，例如，橫冗
專用集成電路(ASIC)、通用目的計算才;^/f勤可其它硬件等同物。在一個實 施例中，當前抗扭斜模塊或過程1105可以被^A到務賭器1104中并由處理 器1102批f亍以實施上述功能。這樣，本^發(fā)明的扭^a斜過程1105 (包樹目關的 數據結構)可以儲存在計算機可讀媒介或栽體上，例如RAM務賭器、磁或 光的驅動器或磁盤等。
雖然已經詳細示出和介紹了結合本發(fā)明教導的多個實施例，但是本領域 技^A員可以仍舊結合這些教導而設計許多其它變型實施例。
權利要求
1、一種用于對準多條數據信道的方法，包括利用從所述多條數據信道獲得的數據采樣生成多個奇偶校驗位，其中所述奇偶校驗位在奇校驗位和偶校驗位之間交替；以及生成抗扭斜比特流，所述抗扭斜比特流包括所述數據采樣和所述多個奇偶校驗位；其中所述抗扭斜比特流被配置為對準所述多條數據信道，以充分減少與所述多條數據信道相關的扭斜。
2、 根椐權利要求1所述的方法，其中所述生成所述多個奇偶校驗位進 一步包括對所述多條數據信iiii行釆樣以獲得相應的第 一組數據釆樣，' 處理所述第一組數據采樣，以確定所述奇校驗位； 對所述多條數據信道進行采樣以獲得相應的第二組數據采樣； 處理所述第二組lt據采才羊，以確定所述偶^^l^位。
3、 根據權利要求2所述的方法，其中所述生成所述抗扭斜比特流進一 步包括將所述第 一組數據采樣插入到所述^4a斜比特流中；將從所述笫 一組數據采樣生成的所述奇^^驗位插入到所述抗扭斜比特流中；將所述第二組數椐采樣插入到所述^4a斜比特流中；以及將從所述第二組數據采樣生成的所述偶校驗位插入到所述抗扭斜比特流中。
4、 根據權利要求3所述的方法，其中所述生成所述抗扭斜比特;腿一 步包括將從所述第 一組數據釆樣生成的所述奇校驗位插入到所述抗扭斜比特流 中緊跟在所述第一組數據采樣后的比特位置上；以及將從所述第二組數據采樣生成的所述偶校驗位插入到所述抗扭斜比特流 中緊跟在所述第二組數據采樣后的比特位置上。
5.根據權利要求1所述的方法，其中所述對準所述多條數據信道進一步包括接收所述抗扭斜比特流，其中所述抗扭斜比特流包括與所述多條數據信道相關的多個數據位和利用至少一部分所述多個數據位生成的多個奇偶校驗位；通過處理所述接收到的抗扭斜比特流來識別對準的抗扭斜幀； 通過對來自所述對準的抗扭斜幀的抗扭斜信道比較位與來自所述多條數據信道的每一條的數據信道比較位進行比較來標識與所述多條數據信道的每一條相關的數據信道對準位置；以及選擇與所勤目應的多條數據信道相關的所述多個數據信道對準位置M準所述多條數據信道，以充分減少與所述多條數據信道相關的扭斜。
6. 根據權利要求5所述的方法，其中所述識別所述對準的抗扭斜幀進 一步包括處理多個數據位的第一部分，用于確定奇校驗值； 處理多個數據位的第二部分，用于確定偶校驗值； 比較所述奇校驗值和所述奇校驗位，并比較所述偶校驗值和所述偶校驗 位；以及驗位匹配的確定結果，生成奇偶校驗匹配指示符，所述奇偶校驗匹配指示符 用于識別所述對準的抗扭斜幀。
7. 一種用于對準多條數椐信道的設備，包括用于利用從所述多條數據信道得的數據釆樣生成多個奇偶校驗位的裝 置，其中所述奇偶校驗位奇偶校驗位和偶校驗位之間交替；以及用于生成抗扭斜比特流的裝置，所述抗扭斜比特流包括所述數據采樣和 所述多個奇偶校驗位；其中所述抗扭斜比特流被配置為對準所述多條數據信道，以充分減少與 所述多條數據信勤目關的扭斜。
8、 一種利用抗扭斜比特流對準多條數據信道的方法，包括 接收所述抗扭斜比特流，其中所述抗扭斜比特流包括與所述多條數據信 目關的多個數據位和利用至少一部分所述多個數據位生成的多個奇偶校驗位；通過處理所述接jli^ij的抗扭斜比特流來識別對準的抗扭斜幀；據信道的每一條的數據信道比較位進行比較^^^識與所:多條數據信道的每一條相關的數^f言道對準位置；以及選捧分別與所述多條數據信對目關的所述多個數據信iM"準位置來對準所述多條數據信道，以充分減少與所述多條數據信對目關的扭斜。
9、 4財居權利要求8所述的方法，其中所述識別所述對準的抗扭斜幀進 一步包括處理多個數據位的第 一部分，用于確定奇校驗值； 處理多個數據位的第二部分，用于確定偶校驗值； 比較所述奇校驗值和所述奇校驗位，以及比較所述偶校驗值和所述偶校 驗位；以及響應于所述奇校驗值和所述奇校驗位匹配以及所述偶校驗值和所述偶校 驗位匹配的確定結果，生成奇偶校驗匹配指示符，所述奇偶校驗匹配指示符 用于識別所ii^t準的抗扭斜幀。
10、 一種利用抗扭斜比特流iMt準多條數據信道的方法，包括 接收所述抗扭斜比特流，其中所述^4a斜比特流包括與所述多條數據信勤目關的多個數據位和利用至少""-^分所述多個數椐位生成的多個奇偶校驗 位，其中所述奇偶校驗4i^奇校驗位和偶校驗位之間交替；響應于識別對準的抗扭斜幀，生成至少一個成幀控制信號，其中通it^t 理所述接j)t^的抗4a斜比特流來識別所ii^t準的抗扭斜幀； 響應于利用所述至少一個成幀控制信號而識別與所述多條數據信道的每 一條相關的數據信道對準位置，生成與所述多條數據信道的^""條相關的至少一個對準控制信號；以及選捧分別與所述多條數據信勤目關的所述多個數據信道對準位置來對準所述多條數據信道，以充分減少與所述多條數據信對目關的扭斜。
全文摘要
本發(fā)明包括一種利用抗扭斜比特流來對準多條數據信道的方法和裝置。該方法包括接收抗扭斜比特流，通過處理抗扭斜比特流來識別對準的抗扭斜幀，通過比較來自對準的抗扭斜幀的抗扭斜信道比較位和來自多條數據信道的每一條的數據信道比較位來識別與多條數據信道的每一條相關的數據信道對準位置，以及選擇分別與多條數據信道相關的多個數據信道對準位置來對準多條數據信道。多條數據信道被對準，以大大減少與數據信道相關的扭斜?？古ば北忍亓靼ㄅc多條數據信道相關的數據位和利用至少一部分數據位生成的多個奇偶校驗位。
文檔編號H04L25/14GK101390353SQ200680023475
公開日2009年3月18日 申請日期2006年6月29日 優(yōu)先權日2005年7月1日
發(fā)明者K-H·奧托, T·F·林克 申請人:朗迅科技公司