專利名稱：：用于圖像傳感器的具有共享模擬-數字轉換器和ram存儲器的讀出電路的制作方法
技術領域：
：本發(fā)明大體上涉及半導體成像裝置，且明確地說，涉及一種具有像素單元陣列和用于讀取所述單元的列電路的CMOS有源像素傳感器(APS)成像器。技術背景當前關注于用作低成本成像裝置的CMOS有源像素成像器。圖1展示信號處理系統(tǒng)100，其包含CMOS有源像素傳感器("APS")像素陣列230和控制器232,所述控制器232提供計時和控制信號以使得能夠以所屬領域的技術人員普遍己知的方式讀出存儲在像素中的信號。示范性陣列具有MXN像素的尺寸，其中陣列230的大小取決于特定應用。使用列并行讀出結構一次一行地讀出成像器像素。控制器232通過控制行尋址電路234和行驅動器240的操作而選擇陣列230中的特定像素行。存儲在選定像素行中的電荷信號以上述方式在列線170(見圖2)上提供到讀出電路242。接著使用列尋址電路244依次讀出從所述列的每一者讀取的像素信號。圖2更詳細地展示圖1的系統(tǒng)100的一部分。每一陣列列349包含多行像素350。來自特定列349中的像素350的信號被讀出到讀出電路242。通常，每一像素列349被讀出到相關聯(lián)的模擬-數字區(qū)塊，所述模擬-數字區(qū)塊包含模擬-數字轉換器("ADC")361和存儲器存儲位置363。或者，所述列上的像素輸出依次供應到一個具有用于存儲數字像素信號的相關聯(lián)存儲器的模擬-數字區(qū)塊。通常，由模擬-數字轉換器361提供的數字值是十二位值。信號向數字形式轉換的結果臨時存儲在與模擬-數字轉換器361相關聯(lián)的存儲位置363中。隨后從存儲位置363處讀出數字信號并在讀出電路242下游進行處理。通常，讀出電路242包含其它電路，但圖2未展示。舉例來說，取樣與保持電路耦合在列349與其相關聯(lián)ADC361之間。另外，增益電路或若干增益電路可耦合在列349與其相關聯(lián)ADC361之間。存儲位置363(通常是RAM或DRAM存儲器(也稱為RAM區(qū)塊或核心))是模擬-數字處理區(qū)塊的重要部分。因為越來越需要減小電子成像電路的大小，所以需要減小模擬-數字區(qū)塊的大小。因為還需要增加電子成像電路的速度，所以還需要增加讀出電路的處理速度。
發(fā)明內容本發(fā)明提供一種改進的模擬-數字處理電路區(qū)塊和操作方法。用作模擬-數字存儲器的RAM區(qū)塊由一個以上模擬-數字轉換器(ADC)共享，并存儲來自像素陣列的一列以上像素的數據。所述ADC每一者處理來自相關聯(lián)第一列中的像素的信號，并將所提取的數字值存儲在與所述列相關聯(lián)的存儲器位置中。接著，ADC每一者處理來自相關聯(lián)第二列中的像素的信號，并將所提取的數字值存儲在與所述列相關聯(lián)的存儲器位置中。當ADC正處理并存儲從當前讀取的列接收的像素信號時，讀出電路從先前列讀出所存儲的數字信號，并將數字信號提供到數據路徑以供在下游處理。ADC使用斜坡式并行處理來并行地處理來自像素的信號并將其從模擬轉換為數字。在斜坡式并行處理中，斜坡大體上同時向ADC電路提供從低信號電平(例如，數字0值)開始并遞增行進到高信號電平(例如，最大數字電平)的變化斜坡參考信號。大體上同時，數字計數器向ADC電路提供待存儲的數字代碼。當斜坡參考信號變化時，在每一ADC電路處將其與從像素接收的信號進行比較。當斜坡參考信號超過正被轉換的信號時，ADC電路中的ADC比較器改變狀態(tài)且將數字計數器代碼值存儲在與ADC相關聯(lián)的存儲器位置中。如果一個以上ADC電路大體上同時改變狀態(tài)，那么大體上同時向一個以上存儲器位置進行寫入。在本發(fā)明的另一方面，用作模擬-數字存儲器的RAM區(qū)塊由一個以上模擬-數字轉換器(ADC)共享，并存儲來自像素陣列的一列以上和一行以上像素的數據。所述ADC每一者處理來自處于第一行的相關聯(lián)第一列中的像素的信號，并將所提取的數字值存儲在與所述列和行相關聯(lián)的存儲器位置中。接著，ADC每一者處理來自處于第一行的相關聯(lián)第二列中的像素的信號，并將所提取的數字值存儲在與所述列和行相關聯(lián)的存儲器位置中。接著，ADC每一者處理來自處于第二行的相關聯(lián)第一列中的像素的信號，并將所提取的數字值存儲在與所述列和行相關聯(lián)的存儲器位置中。接著，ADC每一者處理來自處于第二行的相關聯(lián)第二列中的像素的信號，并將所提取的數字值存儲在與所述列和行相關聯(lián)的存儲器位置中。當ADC正處理并存儲從當前讀取的行接收的像素信號時，讀出電路從先前行讀出所存儲的數字信號并將所述數字信號提供到數據路徑以供在下游處理。ADC使用斜坡式并行處理來并行處理來自像素的信號并將其從模擬轉換為數字。從結合附圖提供的以下具體實施方式中將更容易理解本發(fā)明的這些和其它特征及優(yōu)點，在附圖中圖1是常規(guī)APS系統(tǒng)的方框圖；圖2是圖1的像素陣列和讀出電路的一部分的方框圖；圖3是根據本發(fā)明示范性實施例的具有APS陣列和相關聯(lián)處理電路的數字系統(tǒng)的圖表的方框圖；圖4是更詳細地展示圖3的像素陣列和讀出電路的一部分的方框圖；圖5是更詳細地展示圖4的像素陣列和讀出電路的一部分的方框圖；圖6是更詳細地展示圖5的像素陣列和讀出電路的一部分的方框圖；圖7是用于以圖3-6的像素陣列和讀出電路實施單寫入和讀取操作的時序圖；圖8是用于以圖3-6的像素陣列和讀出電路實施多寫入操作的時序圖；圖9是展示并入有至少一個根據本發(fā)明實施例構造的成像裝置的處理器系統(tǒng)的方框圖；圖10是根據本發(fā)明另一示范性實施例的具有APS陣列和相關聯(lián)處理電路的數字系統(tǒng)的圖表的方框圖；圖ll是更詳細地展示圖IO的像素陣列和讀出電路的一部分的方框圖；以及圖12是更詳細地展示圖10和11的像素陣列和讀出電路的一部分的方框圖。具體實施方式在以下詳細描述中，參看了附圖，所述附圖形成其一部分且在附圖中以說明方式展示本發(fā)明的特定示范性實施例。這些實施例經充分詳細地描述以使得所屬領域的技術人員能夠制作和使用本發(fā)明，且應了解，在不脫離本發(fā)明精神和范圍的情況下可對所揭示的特定實施例作出結構、邏輯或其它變化。圖3描繪根據本發(fā)明示范性實施例的包含有源像素傳感器("APS")陣列的信號處理系統(tǒng)400。所述信號處理系統(tǒng)400在若干方面不同于圖1的系統(tǒng)100，下文更詳細地描述所述若干方面。APS系統(tǒng)400包含連接到讀出電路442的像素陣列230。讀出電路442與常規(guī)讀出電路242(圖1)的不同之處在于，此實施例的讀出電路442使用一個ADC461對來自像素陣列230的兩個列而不是一個列的模擬信號進行讀出和數字轉換。此外，存在與每一ADC461相關聯(lián)的一對存儲器位置，每一存儲器位置處于各自存儲器庫(0、1)中用于存儲表示來自像素列中各自一者的轉換結果的數字代碼。若干對存儲器位置在RAM區(qū)塊中分組在一起。讀出電路442包含多個模擬-數字轉換器461;—對存儲位置474a、474b，其在與每一ADC461相關聯(lián)的隨機存取存儲器(RAM)區(qū)塊463的各自庫(0、1)內；以及數據路徑444，其接收RAM區(qū)塊463中所存儲的數字值并將其供應到下游處理電路。每一ADC461耦合到像素陣列230的一對列349并從所述列349接收像素信號。如果像素陣列230被認為是多個奇列和偶列，那么所述對像素列349將由"奇"和"偶"列349組成(如圖3中描繪)。ADC461耦合到兩個列349的信號線469經展示為單個線，且僅表示如何組合信號路徑。舉例來說，兩個列信號路徑可被多路復用到每一ADC461。應了解，雖然圖3所示的示范性實施例對于每一ADC461具有兩個像素列，但也可能使每一ADC461處理兩個以上像素列且具有兩個以上相關聯(lián)的存儲器位置用于分別存儲表示列信號的數字值。RAM區(qū)塊463的大小取決于所需的結構。在圖3實施例中，ADC461在兩個列之間多路復用，且RAM區(qū)塊463對于每一ADC461具有處于RAM區(qū)塊463內的一對相關聯(lián)存儲器位置。如圖3中所見，RAM區(qū)塊463與四個ADC461相關聯(lián)。因而，至少四對相關聯(lián)存儲器位置處于RAM區(qū)塊463中。每一存儲器位置的大小取決于需要存儲的信息的大小。常規(guī)上，由ADC461產生的數字代碼為十二位長。舉例來說，為了有效，RAM區(qū)塊463至少具有用于存儲針對共享列數目的斜坡值(下文進一步論述)的數字表示形式的存儲器位那樣多的存儲器位。因此，RAM區(qū)塊的尺寸表示為RAM尺寸二NumSh*NumADC*數據寬度。(1)其中NumSh是每一ADC461的共享列的數目，NumADC是共享RAM區(qū)塊463的ADC461的數目(即，2N)，且數據寬度是所存儲數據的大小。因此，如果每一ADC461具有兩個共享列349(例如，偶列和奇列)，那么NumSh=2。如果四個ADC461共享RAM區(qū)塊463，那么2N-4且N二2。如果設法存儲的斜坡值的寬度為十二位寬，那么數據寬度為12。RAM尺寸-NumSh*2N*數據寬度。(2)=2*22*12。(3)因此，所述實例中的RAM區(qū)塊的尺寸為2X4X12。如上文指示，RAM區(qū)塊463可與任何數目的ADC相關聯(lián)且不限于奇數數目或二的冪(例如，2、4、8等)。例如，見以下表l。然而，多少ADC461將與RAM區(qū)塊463相關聯(lián)的決策可能受例如大小、復雜性、電路等其它因素限制。<table>tableseeoriginaldocumentpage13</column></row><table>表1在圖3實施例中，在從像素陣列230讀出信號期間，ADC461從像素350逐行接收信號，如此項技術中已知的。當兩個列349共享ADC461時，在不同時間處理來自兩個列的信號。舉例來說，對于選定行，每一ADC461大體上同時從其各自奇列349中的像素350接收信號并對所述信號進行處理。在不同(在前或隨后)時間，每一ADC461大體上同時從其各自偶列349中的像素350接收信號并對所述信號進行處理。下文更詳細地論述ADC461對信號的處理。在像素信號由ADC461處理之后，將所得信號存儲在區(qū)塊463的相關聯(lián)存儲器位置中。相關聯(lián)存儲器區(qū)塊463可以是靜態(tài)隨機存取存儲器("SRAM")。使用SRAM存儲器提供優(yōu)于動態(tài)隨機存取存儲器("DRAM")的若干優(yōu)點，如此項技術中已知的。由于SRAM通常不必像DRAM那樣要更新，因而并入有SRAM單元的存儲器系統(tǒng)不必將執(zhí)行更新操作的時間編入預算或并入有執(zhí)行更新操作所必需的電路。因此，使用SRAM單元增加了信號處理速度。圖4更詳細地展示圖3的讀出電路442。如圖4中所見，讀出電路442包含多個(例如，四個)ADC461、存儲器區(qū)塊463、數據總線444和斜坡信號產生電路480。斜坡信號產生電路480在線483上將斜坡比較信號提供到每個ADC461，使得每一ADC461大體上同時具備相同的值。每一RAM區(qū)塊463耦合到總線444以用于將信號的輸出提供到下游電路。斜坡信號產生電路480還在線485上將對應于線483上的斜坡模擬值的數字化代碼提供到每個RAM區(qū)塊463，使得每一RAM區(qū)塊463大體上同時具備相同的值。如下文參看圖6所論述，三周期延遲并入到ADC區(qū)塊中以使數字化代碼信號的接收與斜坡比較信號的接收同步。因此，在信號線483上提供相應的模擬斜坡比較信號(在時間TO處)之后三個時鐘周期時，在信號線485上提供數字化代碼(在時間T3處)。每個RAM區(qū)塊463接收線484上的庫信號、線486上的讀取地址信號、線488上的時鐘信號和線482上的ce信號。庫信號指示選擇RAM區(qū)塊463的哪個庫來用于寫入或讀取。讀取地址信號指示選擇RAM區(qū)塊463內的哪個位置來用于讀取。時鐘信號由相關聯(lián)電路上的時鐘(未圖示)提供。ce信號是控制緩沖器的狀態(tài)的緩沖器狀態(tài)選擇信號(下文進一步論述)。圖4描繪一群組ADC461和相關聯(lián)RAM區(qū)塊463;應了解，圖4僅表示可包含在整個APS系統(tǒng)400中的許多電路中的幾個電路。因此，所有ADC461和RAM463均耦合到斜坡信號產生電路480，且大體上同時具備線483上的模擬斜坡信號和線485上的數字化代碼。因而，每一ADC461和RAM區(qū)塊463可在大體上并行的過程中處理信息。圖5相對于一個ADC461信號處理電路和RAM區(qū)塊463的相關聯(lián)部分而更詳細地展示圖3和4的讀出電路442。如圖5中所見，讀出電路442包含ADC461、RAM區(qū)塊463、數據路徑444和斜坡電路信號產生480。ADC461包含ADC比較器462。ADC461從相關聯(lián)的列349(圖3)接收線469上的模擬像素信號。如上文指示，ADC461交替地從其兩個相關聯(lián)的列(即，偶列和奇列)中的一者接收信號，將模擬像素信號與逐步增加的斜坡信號進行比較，直到檢測到匹配為止。斜坡比較信號值在線483上提供到ADC461。當從像素接收的模擬信號的值小于斜坡值信號時，比較器462在線467上提供邏輯"假"信號(例如，邏輯"低")。當模擬信號的值不小于斜坡值信號時，比較器462"翻轉"并在線467上提供邏輯"真"(例如，邏輯"高")信號。再次參看圖5，RAM區(qū)塊463包含脈沖控制區(qū)塊472、(分別)兩個存儲器地址解碼器473a、473b、兩個存儲器位置474a、474b和數據多路復用器("MUX")490。每一RAM區(qū)塊463具有若干對存儲器位置474a、474b用于存儲來自與ADC461相關聯(lián)的一對列的信號。一個存儲器位置是第一存儲器庫(0)的一部分，且另一存儲器位置是第二存儲器庫(1)的一部分。每一存儲器庫對應于來自奇列的像素信號或來自偶列的像素信號。因此，舉例來說，庫0(例如，存儲器位置474a)包含用于來自與ADC461相關聯(lián)的奇列的像素的每一者的存儲器存儲位置，而庫1(例如，存儲器位置474b)包含用于來自與ADC461相關聯(lián)的偶列的像素的存儲器存儲位置。RAM區(qū)塊463接收信號線467上的來自比較器462的邏輯信號、信號線484上的庫選擇信號和信號線485上的表示模擬斜坡信號的數字化代碼。RAM區(qū)塊463還接收線486上的讀取地址信號、線488上的時鐘信號和線482上的讀取信號(即，ce信號)。RAM區(qū)塊463在數據路徑444上將數據提供到下游電路。斜坡電路480在信號線483上提供全局斜坡信號(例如，模擬電平信號)且在信號線485上提供全局數字代碼。如已知的，斜坡信號產生電路480提供多個參考模擬值電平和相應的數字代碼，其通常以最小值電平開始并增加到最大值電平(或反之亦然)。注意到，斜坡信號產生電路480在線483上提供模擬斜坡信號，且在指定的延遲(例如，三個時鐘周期)之后，在線485上提供相應的數字代碼。此延遲可依據特定電路實施方案而變化。脈沖控制區(qū)塊472與各自存儲器解碼器473a、473b—起控制對存儲器位置474a、474b的寫入存取，且在下文更詳細地論述。存儲器位置474a、474b分別存儲表示來自奇和偶列像素的模擬信號的一組數字代碼。當脈沖控制區(qū)塊472在線467上從比較器462接收真信號時，三個時鐘周期之后提供在線485上且進而提供在線491上的數字代碼數據依據線484上提供的庫信號而存儲在所述存儲器位置474a、474b的一者中。斜坡代碼數據是由比較器462進行比較的像素輸出信號的相應數字表示形式。線484上提供的庫信號被提供到緩沖器499，所述緩沖器499充當線491上的開關。當庫信號被提供到緩沖器499中的一者且所述信號被提供并反轉到其它緩沖器499時，于是存儲器位置474a、474b根據庫信號的邏輯狀態(tài)而同時相互排斥地耦合到線485上提供的斜坡值信號。如上文指示，存儲器庫中的一者被啟用以用于讀出，而另一者被啟用以用于寫入。因而，在線484上提供到脈沖控制區(qū)塊472的庫信號還被提供到多路復用器4卯。多路復用器490依據如線486上的讀取地址信號所確定的哪個存儲器庫(例如，庫0、庫l)以及哪個存儲器位置被啟用以用于讀出，來切換排斥地通過各自線491將存儲器位置474a或474b耦合到緩沖器492。因此，如果存儲器庫0被啟用以用于讀出且線486上提供的讀取地址信號指示存儲器位置474a用于讀出，那么多路復用器490通過其相關聯(lián)的線491將存儲器庫474a耦合到緩沖器492，且緩沖器499不將存儲器庫474a耦合到線485。同時，多路復用器490通過其相關聯(lián)的線491將存儲器位置474b從緩沖器492處解除耦合。大體上同時，依據線467上的信號的值而定，啟用庫l以用于寫入信號線485上的數字代碼值。存儲在緩沖器492中的信號響應于線482上提供的ce信號而選擇性地提供到線444。線444上的信號被提供到下游以由其它電路進一步處理。圖6更詳細地展示RAM區(qū)塊463的脈沖控制區(qū)塊472和存儲器解碼器473。脈沖控制區(qū)塊472包含緩沖器571、573、575和兩個與電路511。盡管圖5中描繪為單獨元件，但在某些實施方案中，脈沖控制區(qū)塊472和存儲器解碼器473a、473b可構成為單個電路的一部分。此外，在圖6中，存儲器解碼器473是代表性描繪，其展示為一個電路以代替圖5中描繪的兩個單獨電路473a、473b。存儲器解碼器473包含多路復用器517。如通常已知的，比較器異步地操作和提供結果，即其可在任何時間改變狀態(tài)，且狀態(tài)變化與用于控制ADC斜坡代碼或RAM區(qū)塊存儲器的時鐘沒有關系。因此，在同步系統(tǒng)(例如成像器裝置)中，重要的是使信號流再同步。如圖6所示，脈沖控制區(qū)塊472包含三個緩沖器電路571、573、575。每一緩沖器電路571、573、575為信號傳播通過脈沖控制區(qū)塊472添加時鐘周期延遲。因此，為信號傳播通過脈沖控制區(qū)塊472添加三時鐘周期延遲。盡管描繪為具有三時鐘周期延遲，但可設計任何數量的延遲作為系統(tǒng)的一部分。脈沖控制區(qū)塊472在線467上接收比較器462的結果。使用線488上提供的時鐘信號和緩沖器電路571、573、575,脈沖控制區(qū)塊472將來自比較器462的異步信號轉換為同步信號，所述同步信號被提供到邏輯與電路511。邏輯與電路511還接收信號線484上的庫選擇信號。存儲器解碼器電路473基于從比較器接收的信號和庫選擇信號確定是否啟用存儲器位置以用于寫入存取，并基于所述確定而提供適當信號。存儲器解碼器473包含多路復用器517,且除了從脈沖控制區(qū)塊472接收的信號外還接收讀取地址信號和庫信號。每一多路復用器517與存儲器位置474a、474b相關聯(lián)，并將信號提供到其相關聯(lián)的存儲器庫。來自每一多路復用器517的信號是寫入啟用信號、讀取啟用信號或空信號(例如，無信號或指示無啟用的信號)。存儲器解碼器473還控制對RAM區(qū)塊463中的各個存儲器位置的存取。如上文指示，為了簡單起見，圖5和6僅描繪一個ADC區(qū)塊(即，ADC461和RAM區(qū)塊463內的相應存儲器位置)，但表示多個此類ADC區(qū)塊。因而，盡管存儲器展示為單獨的存儲器位置474a、474b，但在本發(fā)明的一方面中，RAM區(qū)塊463中的所有存儲器位置474a、474b均是一個存儲器區(qū)塊的一部分。因此，提供到存儲器解碼器473的讀取地址信號和寫入信號指示存儲器區(qū)塊內的特定位置。如果多路復用器517將寫入信號提供到存儲器位置474a、474b，那么存儲器474a、474b存儲線491上提供的數字斜坡代碼值信號。從存儲器位置474a、474b的讀取如下進行。在讀取地址信號線486上提供讀取地址，所述讀取地址被提供到存儲器解碼器電路473。讀取地址指定RAM區(qū)塊463內的哪個存儲器位置。解碼器電路473基于所述讀取地址信號和庫信號確定是否啟用存儲器庫中的存儲器位置以用于讀取存取，并基于所述確定而提供適當信號。地址線486的數目取決于需要尋址的存儲器位置474a、474b對的數目。舉例來說，如圖3-6所表明，RAM區(qū)塊463對于每一ADC461具有一對存儲器位置474a、474b，但僅展示一對。圖7描繪表示圖3-6的電路的單寫入操作的時序圖。當ADC461的輸出為邏輯高或真時(例如，比較器462翻轉)，三個時鐘周期之后啟用存儲器以用于寫入。當啟用存儲器時，將斜坡值信號的值存儲在存儲器位置中。在圖7中，描繪四個信號時鐘信號("clk")、比較器輸出信號("COmp_op")、庫X寫入信號("bankX_We")和ADC斜坡代碼值信號("ADC代碼")。比較器輸出信號compjn表示比較器的狀態(tài)。當來自像素的模擬信號大于來自斜坡電路的模擬信號時(假定斜坡信號方向為最小到最大)，于是比較器提供邏輯假或低信號。當來自像素的信號等于或小于來自斜坡電路的信號時，于是比較器提供邏輯真或高信號。庫X寫入信號指示是否啟用庫X內的位置以用于存儲數據。在具有兩個庫(例如，庫0—一由存儲器位置474a組成或者庫1—一由存儲器位置474b組成)的存儲器系統(tǒng)中，出于描繪目的而假定所述庫中的一者(例如，庫0)先前已被選擇作為待寫入的庫。另一庫(例如，庫1)先前已被選擇作為待讀取的庫。圖7中未展示用于庫1的操作的信號。ADC數字代碼值信號是提供到比較器的模擬斜坡信號的數字表示形式。盡管將本發(fā)明描述為對存儲器庫交替地進行寫入/讀取，但本發(fā)明并不限于此。在預期的實施例中，在由脈沖控制區(qū)塊472再同步之后，比較器輸出的上升邊緣針對去往RAM474a、474b的相應信號線而產生稍許大于一個周期長的寫入控制脈沖bankX—wc。舉例來說，如圖7中所見，單寫入操作的操作在時間t0處開始，此時比較器輸出comp-叩翻轉，從而指示已識別到模擬像素信號的數字表示形式。三個時鐘周期之后，在時間t3處，產生bankX—we并啟用庫X中的存儲器位置以用于寫入。X的值取決于此時正向什么存儲器庫進行寫入。舉例來說，如果正向存儲器庫0(例如，存儲器位置474a)進行寫入，那么X對應于存儲器庫O(例如，存儲器位置474a)的邏輯表示形式。在時間t3處，此時的數字斜坡代碼值被寫入到存儲器位置474a。因此，從像素接收到的信號的數字表示形式存儲在存儲器位置474a中。圖8描繪表示由圖3-6的電路執(zhí)行的多寫入和讀取操作的時序圖。圖8描繪若干ADC處理從其各自相關聯(lián)像素接收的信號并將那些比較的結果提供到RAM區(qū)塊中的相關聯(lián)位置的邏輯信號的時序。在圖8中，描繪十四個信號時鐘信號("clk")、四個比較器輸出信號("comp—叩X")、四個庫寫入信號("bankl—weX)、ADC斜坡值信號("ADC代碼")、庫信號、ce信號、讀取地址和數據輸出信號。比較器輸出信號表示四個比較器輸出的各自狀態(tài)。當來自像素的信號不對應于來自斜坡電路的信號時，于是比較器提供邏輯假或低信號。當來自像素的信號對應于來自斜坡電路的信號時，于是比較器提供邏輯真或高信號。庫寫入信號指示是否啟用庫1內的位置X以用于存儲數據。在具有兩個庫(例如，庫0和庫1)的存儲器系統(tǒng)中，出于描繪目的而假定所述庫中的一者(例如，庫l)先前已被選擇作為待寫入的庫。另一庫(例如，庫0)先前已被選擇作為待讀取的庫。圖8中未展示用于庫0的操作的信號。因為圖4-6描繪具有四組存儲器位置474a、474b的RAM區(qū)塊463，所以庫寫入信號X指示啟用所述四組存儲器位置中的哪一者以用于存儲數據。在預期的實施例中，在再同步之后，比較器輸出的上升邊緣經轉換為一個周期長的脈沖，其用作針對去往RAM474a、474b的相應信號線的寫入控制。多寫入操作的操作在時間tO處開始，此時來自第一ADC461的比較器輸出翻轉，從而指示已識別到從第一像素接收的信號的數字表示形式。三個時鐘周期之后，在時間t3處，啟用庫1中的第一位置存儲器位置474a以用于寫入。在時間t3處，此時的數字代碼值被寫入到第一存儲器位置474a。因此，從像素接收的信號的數字表示形式存儲在第一存儲器位置474a中。此外，在時間tl處，來自第二、第三和第四ADC461的比較器輸出翻轉，從而指示已識別到從第二、第三和第四像素接收的各自信號的數字表示形式。三個時鐘周期之后，在時間t4處，啟用庫1中的第二、第三和第四存儲器位置474a以用于寫入。在時間t4處，此時的斜坡值被寫入到第二、第三和第四存儲器位置474a。因此，從第二、第三和第四像素接收的信號的數字表示形式存儲在第二、第三和第四存儲器位置474a中。圖8還描繪表示圖3-6的電路的多讀取操作的時序圖。舉例來說，讀取操作的操作在時間tO處開始且?guī)煨盘枮檫壿嫷?即，0)，此時與啟用庫1以用于寫入大體上同時啟用庫0以用于讀取。在時間t0處，線484上提供的庫選擇信號啟用與存儲器位置474b相關聯(lián)的緩沖器499以使線存儲器位置474b與各自線485隔離。庫選擇信號還將存儲器位置474b耦合到各自緩沖器492。在時間tl處，當在ce信號線482上提供ce信號時，從存儲器位置(例如，存儲器位置474b)讀取數據，且通過其相關聯(lián)的多路復用器490和緩沖器492而將數據提供到線444從而到達下游電路。在提供存儲器位置的讀取地址之后的一個時鐘周期中，從所存儲的存儲器位置將數據提供到下游。圖10描繪根據本發(fā)明另一示范性實施例的包含有源像素傳感器陣列的信號處理系統(tǒng)1200。信號處理系統(tǒng)1200在若干方面不同于圖3的系統(tǒng)400，下文更詳細地描述所述若干方面。APS系統(tǒng)1200包含連接到讀出電路1242的像素陣列230。讀出電路1242與讀出電路342(圖3)的不同之處在于，此實施例的讀出電路1242使用一個ADC461對來自像素陣列230的兩個列和兩個行而不是像素陣列230的兩個列和單個行的模擬信號進行讀出和數字轉換。此外，存在與每一ADC461相關聯(lián)的兩對存儲器位置，每對存儲器位置處于各自存儲器庫(0、1)中用于存儲表示來自像素列中的各自一者的轉換結果的數字代碼。若干對存儲器位置在RAM區(qū)塊中分組在一起。讀出電路1242包含多個模擬-數字轉換器461;兩對存儲位置1274a、1274b和1274c、1274d，其在與每一ADC461相關聯(lián)的隨機存取存儲器(RAM)區(qū)塊1263的各自庫(0、1)內；以及數據路徑444，其接收RAM區(qū)塊1263中所存儲的數字值并將所述數字值供應到下游處理電路。每一ADC461耦合到像素陣列230的一對列349和一對行348，并從所述列349和所述行348接收像素信號。如果像素陣列230被認為是多個奇列和偶列，那么所述對像素列349將由"奇"和"偶"列349組成(如圖10中描繪)。如果像素陣列230被認為是多個奇行和偶行，那么所述對像素行348將由"奇"禾Q"偶"行348組成(如圖10中描繪)。將ADC461耦合到兩個列349的信號線469經展示為單個線，且僅表示如何組合信號路徑。舉例來說，兩個列信號路徑可被多路復用到每一ADC461。應了解，雖然圖IO所示的示范性實施例對于每一ADC461具有兩個像素列，但也可能使每一ADC461處理兩個以上像素列且具有兩個以上相關聯(lián)存儲器位置用于分別存儲表示列信號的數字值。RAM區(qū)塊1263的大小取決于所需的結構。在圖10實施例中，ADC1261在兩個列和兩個行之間多路復用，且RAM區(qū)塊1263對于每一ADC461具有處于RAM區(qū)塊1263內的兩對相關聯(lián)存儲器位置。如圖10中所見，RAM區(qū)塊1263與四個ADC461相關聯(lián)。因而，至少八對相關聯(lián)存儲器位置處于RAM區(qū)塊1263中。每一存儲器位置的大小取決于需要存儲的信息的大小。常規(guī)上，由ADC461產生的數字代碼為十二位長。舉例來說，為了有效，RAM區(qū)塊1263至少具有用于存儲針對共享列的數目的斜坡值(下文進一步論述)的數字表示形式的存儲器位那樣多的存儲器位。在圖10實施例中，在從像素陣列230讀出信號期間，ADC461從像素350逐行接收信號，如此項技術中已知的。當兩個列349共享ADC461時，在不同時間處理來自兩個列349和兩個行的信號。舉例來說，對于選定的行，每一ADC461大體上同時從奇行348的其各自奇列349中的像素350接收信號并對所述信號進行處理。在不同(在前或隨后)時間，每一ADC461大體上同時從奇行348的其各自偶列349中的像素350接收信號并對所述信號進行處理。在不同(在前或隨后)時間，每一ADC461大體上同時從偶行348的其各自奇列349中的像素350接收信號并對所述信號進行處理。在不同(在前或隨后)時間，每一ADC461大體上同時從偶行348的其各自偶列349中的像素350接收信號并對所述信號進行處理。在像素信號由ADC461處理之后，將所得信號存儲在區(qū)塊1263的相關聯(lián)存儲器位置中。舉例來說，將表示來自奇列349和奇行348中的像素350的信號的數字信號存儲在存儲器位置1274a中；將表示來自偶列349和奇行348中的像素350的信號的數字信號存儲在存儲器位置1274b中；將表示來自奇列349和偶行348中的像素350的信號的數字信號存儲在存儲器位置1274c中；且將表示來自偶列349和偶行348中的像素350的信號的數字信號存儲在存儲器位置1274d中。圖11相對于一個ADC461信號處理電路和RAM區(qū)塊1263的相關聯(lián)部分更詳細地展示圖10的讀出電路1242。如圖ll中所見，讀出電路1242包含ADC461、RAM區(qū)塊1263、數據路徑444和斜坡電路信號產生480。ADC461包含ADC比較器462。ADC461在線469上從相關聯(lián)的列349(圖10)接收模擬像素信號。如上文指示，ADC461交替地從其兩個相關聯(lián)的列(即，偶列和奇列)以及兩個相關聯(lián)的行(即，偶行和奇行)中的一者接收信號，將模擬像素信號與逐步增加的斜坡信號進行比較，直到檢測到匹配為止。斜坡比較信號值在線483上提供到ADC461。當從像素接收的模擬信號的值小于斜坡值信號時，比較器462在線467上提供邏輯"假"信號(例如，邏輯"低")。當模擬信號的值不小于斜坡值信號時，比較器462"翻轉"并在線467上提供邏輯"真"(例如，邏輯"高")信號。再次參看圖11，RAM區(qū)塊1263包含脈沖控制區(qū)塊1272、(分別)四個存儲器地址解碼器I273a、1273b、1273c、1273d、四個存儲器位置1274a、1274b,1274c、1274d以及數據多路復用器("MUX")1290。每一RAM區(qū)塊1263具有兩對存儲器位置474a、474c和474b、474d用于存儲來自與ADC461相關聯(lián)的一對列中的兩個行的信號。兩個存儲器位置是第一存儲器庫(0)的一部分，且其它存儲器位置是第二存儲器庫(1)的一部分。每一存儲器庫對應于來自奇行中的奇列和偶列的像素信號或來自偶行中的奇列和偶列的像素信號。因此，舉例來說，庫0(例如，存儲器位置1274a和1274b)包含用于來自與ADC461相關聯(lián)的奇行中的奇列和偶列的像素的每一者的存儲器存儲位置，而庫1(例如，存儲器位置1274c和1274d)包含用于來自與ADC461相關聯(lián)的偶行中的奇列和偶列的像素的存儲器存儲位置。RAM區(qū)塊1263接收信號線467上的來自比較器462的邏輯信號、信號線484上的庫選擇信號和信號線485上的表示模擬斜坡信號的數字化代碼。RAM區(qū)塊463還接收線486上的讀取地址信號、線488上的時鐘信號和線482上的讀取信號(S卩，ce信號)。RAM區(qū)塊463在數據路徑444上將數據提供到下游電路。斜坡電路480在信號線483上提供全局斜坡信號(例如，模擬電平信號)且在信號線485上提供全局數字代碼。如已知的，斜坡信號產生電路480提供多個參考模擬值電平和相應的數字代碼，其通常以最小值電平開始并增加到最大值電平(或反之亦然)。注意到，斜坡信號產生電路480在線483上提供模擬斜坡信號，且在指定的延遲(例如，三個時鐘周期)之后，在線485上提供相應的數字代碼。此延遲可依據特定電路實施方案而變化。脈沖控制區(qū)塊1272與各自存儲器解碼器1273a、1273b、1273c、1273d—起控制對存儲器位置1274a、1274b、1274c、1274d的寫入存取。存儲器位置1274a、1274b分別存儲表示來自奇行中的奇和偶列像素的模擬信號的一組數字代碼。存儲器位置1274c、1274d分別存儲表示來自偶行中的奇和偶列像素的模擬信號的一組數字代碼。當脈沖控制區(qū)塊1272在線467上從比較器462接收真信號時，三個時鐘周期之后提供在線485上且進而提供在線491上的數字代碼數據依據線484上提供的庫信號和線1297上提供的行信號而存儲在存儲器位置1274a、1274b、1274c、1274d的一者中。斜坡代碼數據是由比較器462進行比較的像素輸出信號的相應數字表示形式。線484上提供的庫信號被提供到緩沖器499，所述緩沖器499充當線491上的開關。當庫信號被提供到緩沖器499中的一者且所述信號被提供并反轉到其它緩沖器499時，于是存儲器位置1274a、1274b、1274c、1274d根據庫信號的邏輯狀態(tài)而同時相互排斥地耦合到線485上提供的斜坡值信號。如上文指示，存儲器庫中的一者被啟用以用于讀出，而另一者被啟用以用于寫入。因而，在線484上提供到脈沖控制區(qū)塊472的庫信號還被提供到多路復用器490。在一個示范性實施例中，一次讀出庫中的一個位置。舉例來說，如果選擇庫1，那么選擇1274c以用于讀出。在另一示范性實施例中，一次讀出一庫。舉例來說，如果選擇庫1，那么選擇1274c和1274d以用于讀出，其中輸出被交錯或連接。多路復用器1290依據如線486上的讀取地址信號所確定的哪個存儲器庫(例如，庫0、庫l)以及哪個存儲器位置被啟用以用于讀出，來切換排斥地通過各自線491將存儲器位置1274a或1274b或1274c或1274d耦合到緩沖器492。因此，如果存儲器庫0被啟用以用于讀出且線486上提供的讀取地址信號指示存儲器位置1274a用于讀出，那么多路復用器1290通過其相關聯(lián)的線491將存儲器庫1274a耦合到緩沖器492，且緩沖器499不將存儲器庫1274b、1274c、1274d耦合到線485。同時，多路復用器1290通過其相關聯(lián)的線491將存儲器位置1274b、1274c、1274d從緩沖器492處解除耦合。大體上同時，依據線467上的信號的值而定，啟用庫1以用于寫入信號線485上的數字代碼值。存儲在緩沖器492中的信號響應于線482上提供的ce信號而選擇性地提供到線444。線444上的信號被提供到下游以由其它電路進一步處理。圖12更詳細地展示RAM區(qū)塊1263的脈沖控制區(qū)塊1272和存儲器解碼器1273。脈沖控制區(qū)塊1272包含緩沖器571、573、575、四個與電路1211和四個與電路1213。盡管在圖12中被描繪為單獨元件，但在某些實施方案中，脈沖控制區(qū)塊1272和存儲器解碼器1273a、1273b可構成為單個電路的一部分。脈沖控制區(qū)塊1272在線467上接收比較器462的結果。使用線488上提供的時鐘信號和緩沖器電路571、573、575，脈沖控制區(qū)塊1272將來自比較器462的異步信號轉換為同步信號，所述同步信號被提供到邏輯與電路1211。邏輯與電路1211還接收信號線484上的庫選擇信號。存儲器解碼器1273基于從比較器接收的信號和庫選擇信號而確定是否啟用存儲器位置以用于寫入存取，并基于所述確定而提供適當信號。存儲器解碼器1273包含多路復用器1217,且除了從脈沖控制區(qū)塊1272接收的信號外還接收讀取地址信號、庫信號和行信號。與電路1213接收線486上的讀取地址信號和線1297上的行信號，所述信號分別同時進行與運算，且將結果提供到相關聯(lián)的多路復用器1217。每一多路復用器1217與存儲器位置1274a、1274b、1274c、1274d相關聯(lián)，并將信號提供到其相關聯(lián)的存儲器庫。來自每一多路復用器1217的信號是寫入啟用信號、讀取啟用信號或空信號(例如，無信號或指示無啟用的信號)。以與上文所描述的類似方式進行對存儲器位置1274a、1274b、1274c、1274d的讀取和寫入，唯一顯著不同之處是確定正對哪個行進行讀取或寫入。存儲器解碼器1273還控制對RAM區(qū)塊1263中的各個存儲器位置的存取。為了簡單起見，圖11和12僅描繪一個ADC區(qū)塊(即，ADC461和RAM區(qū)塊1263內的相應存儲器位置)，但表示多個此類ADC區(qū)塊。因而，盡管存儲器經展示為單獨的存儲器位置1274a、1274b、1274c、1274d，但在本發(fā)明的一方面中，RAM區(qū)塊1263中的所有存儲器位置1274a、1274b、1274c、1274d均是一個存儲器區(qū)塊的一部分。因此，提供到存儲器解碼器1273的讀取地址信號和寫入信號指示存儲器區(qū)塊內的特定位置。如果多路復用器1217將寫入信號提供到存儲器位置1274a、1274b，那么存儲器1274a、1274b存儲線491上提供的數字斜坡代碼值信號。圖9展示系統(tǒng)1100，其是經修改以包含含有如圖3-8和相關聯(lián)論述所例示的讀出系統(tǒng)的成像裝置400的典型處理器系統(tǒng)。所述系統(tǒng)示范性表示具有可包含圖像傳感器裝置的數字電路的系統(tǒng)。在不作限制的情況下，此類系統(tǒng)可包含計算機系統(tǒng)、相機系統(tǒng)、掃描儀、機器視覺、車輛導航、視頻電話、監(jiān)視系統(tǒng)、自動聚焦系統(tǒng)、星象跟蹤儀系統(tǒng)、運動檢測系統(tǒng)、圖象穩(wěn)定化系統(tǒng)和其它圖像獲取或處理系統(tǒng)。系統(tǒng)1100(例如，相機系統(tǒng))通常包括中央處理單元(CPU)1110(例如微處理器)，其經由總線1170而與輸入/輸出(I/O)裝置1150通信。成像裝置400也經由總線1170而與CPU1110通信。系統(tǒng)IIOO還包含隨機存取存儲器(RAM)1160，且可包含可移除存儲器1130(例如快閃存儲器)，其也經由總線1170而與CPU1110通信。成像裝置400可與處理器(例如，CPU、數字信號處理器或微處理器)組合，其中單個集成電路上或與處理器不同的芯片上具有或不具有存儲器存儲裝置。應了解，本發(fā)明的其它實施例包含一種制造電路IIOO的方法。舉例來說，在一個示范性實施例中，一種制造CMOS讀出電路的方法包含以下步驟使用已知的半導體制作技術在襯底的對應于單個集成電路的部分上方提供如上所述的至少一像素陣列和讀出電路442(圖5)。ADC和存儲器的共享使用減小了讀出電路的大小。通過使用SRAM存儲器代替DRAM存儲器，還通過減小存儲器所需的物理空間而減小了讀出電路的大小。還通過消除對相關聯(lián)的更新電路的需要而減小含有存儲器的電路的大小。使用SRAM還通過不必花費時間執(zhí)行更新操作而增加讀出電路的操作速度。雖然已參照特定示范性實施例描述和說明了本發(fā)明，但應了解，可在不脫離本發(fā)明精神和范圍的情況下作出許多修改和替代。舉例來說，盡管相對于在兩個列之間共享的單個ADC和相關聯(lián)存儲器而展示了本發(fā)明，但本發(fā)明并不打算限于此。ADC和相關聯(lián)的存儲器可適于由兩個或兩個以上的任何數目的像素陣列列共享。以上描述內容中展示的每一信號線均是表示性的且可表示多個信號線，例如總線(例如地址或數字代碼總線)。因此，不應認為本發(fā)明受前述描述內容限制，而是本發(fā)明僅由權利要求書的范圍限制。權利要求1.一種用于成像裝置的讀出電路，其包括模擬-數字轉換電路，其經耦合以從像素陣列的多個列接收像素信號；以及存儲器，其選擇性地耦合到所述模擬-數字電路且具有用于分別存儲表示所述存儲器陣列的所述多個列上的信號的數字信號的多個存儲器位置。2.根據權利要求l所述的讀出電路，其中所述存儲器進一步包括第一和第二存儲器位置，所述第一和第二存儲器位置適于每次相互排斥地啟用以用于寫入操作。3.根據權利要求2所述的讀出電路，其中所述第一和第二存儲器位置適于每次相互排斥地啟用以用于讀取操作。4.根據權利要求3所述的讀出電路，其中當所述第一和第二存儲器位置中的一者適于用于讀取操作時，所述第一和第二存儲器位置中的另一者適于用于寫入操作。5.根據權利要求4所述的讀出電路，其中所述第一和第二存儲器位置處于不同的存儲器庫中。6.—種用于成像裝置的讀出電路，其包括模擬-數字轉換電路，其耦合到像素陣列的第一列中的像素并耦合到所述像素陣列的第二列中的第二像素；以及存儲器，其選擇性地耦合到所述模擬-數字電路且具有用于分別存儲表示來自所述第一和第二像素的信號的數字信號的第一和第二存儲器位置。7.根據權利要求6所述的讀出電路，其中所述第一和第二存儲器位置處于不同的存儲器庫中。8.根據權利要求7所述的讀出電路，其中所述第一和第二存儲器位置適于相互排斥地啟用以用于寫入操作。9.根據權利要求7所述的讀出電路，其進一步包括第二模擬-數字轉換電路，其耦合到所述像素陣列的第三列中的第三像素并耦合到所述像素陣列的第四列中的第四像素，其中所述存儲器包括用于分別存儲表示來自所述第三和第四像素的信號的數字信號的第三和第四存儲器位置。10.根據權利要求9所述的讀出電路，其中所述第三和第四存儲器位置處于不同的存儲器庫中。11.根據權利要求9所述的讀出電路，其中所述第三存儲器位置適于在所述第一存儲器位置被啟用以用于寫入操作的大體上同時被啟用以用于寫入操作，所述第三存儲器位置適于在所述第一存儲器位置被啟用以用于讀取操作的大體上同時被啟用以用于讀取操作。12.—種用于CMOS成像裝置的讀出電路，其包括-多個模擬-數字轉換電路，其每一者耦合到像素陣列的多個列線以及多個存儲器位置，所述存儲器位置用于分別存儲表示所述列線上的模擬信號值的數字數據。13.根據權利要求12所述的讀出電路，其中所述多個存儲器位置處于第一和第二存儲器庫中。14.根據權利要求13所述的讀出電路，其中所述第一和第二存儲器庫中的一者被啟用以用于讀取操作，大體上同時所述第一和第二存儲器庫中的另一者被啟用以用于寫入操作。15.—種用于成像裝置的讀出電路，其包括多個模擬-數字轉換電路，每一電路分別耦合到像素陣列中的相關聯(lián)第一像素列和相關聯(lián)第二像素列；以及斜坡信號產生器，其耦合到所述多個模擬-數字轉換電路，所述產生器將共同斜坡比較信號提供到每一模擬-數字轉換電路。16.根據權利要求15所述的讀出電路，其中所述斜坡信號產生器能夠將對應于所述斜坡比較信號的電平的數字代碼信號提供到所述多個模擬-數字轉換電路。17.根據權利要求16所述的讀出電路，其中所述斜坡信號產生器能夠在第一時間周期期間提供所述斜坡比較信號且在第二時間周期期間提供所述數字代碼信號。18.根據權利要求17所述的讀出電路，其中每一模擬-數字轉換電路進一步包括模擬-數字比較器，其用于將所述斜坡比較信號與從列上的像素接收的信號進行比較，并用于提供指示所述比較的結果的邏輯信號。19.根據權利要求18所述的讀出電路，其中每一模擬-數字轉換電路進一步包括延遲邏輯區(qū)塊，其用于使所述邏輯信號與所述數字代碼信號同步。20.—種用于成像裝置的讀出電路，其包括第一存儲器位置，其連接到所述模擬-數字電路并存儲從像素陣列中的第一像素接收的第一模擬信號的數字表示形式；第二存儲器位置，其連接到模擬-數字電路并存儲從像素陣列中的第二像素接收的第二模擬信號的數字表示形式；以及控制器，其用于將控制信號提供到所述第一和第二存儲器位置，使得所述存儲器位置中的一者被啟用以用于寫入，且大體上同時所述存儲器位置中的另一者被啟用以用于讀取。21.根據權利要求20所述的用于成像裝置的讀出電路，其中所述第一像素處于所述像素陣列的第一列中，且所述第二像素處于所述像素陣列的第二列中。22.根據權利要求21所述的用于成像裝置的讀出電路，其進一步包括-多路復用器，其耦合到所述第一和第二存儲器位置以便每次選擇性地啟用所述第一和第二存儲器位置中的一者以用于將所存儲的值輸出到下游電路。23.—種用于成像裝置的讀出電路，其包括比較器，其用于選擇性地將來自至少第一和第二列中的像素的模擬信號與比較信號進行比較；延遲電路，其用于使所述模擬信號與所述模擬信號的相應數字表示形式同步；第一存儲器位置，其用于存儲來自第一列中的像素的模擬信號的數字表示形式；第二存儲器位置，其用于存儲來自第二列中的像素的模擬信號的數字表示形式；以及控制器，其用于將控制信號提供到所述第一和第二存儲器位置，使得所述存儲器位置中的一者被啟用以用于寫入，且大體上同時所述存儲器位置中的另一者被啟用以用于讀取。24.根據權利要求23所述的讀出電路，所述第一存儲器位置是第一存儲器庫的一部分，且所述第二存儲器位置是第二存儲器庫的一部分。25.—種用于成像裝置的讀出電路，其包括模擬-數字轉換電路，其經耦合以從像素陣列的多個列和多個行接收像素信號；以及存儲器，其選擇性地耦合到所述模擬-數字電路且具有用于分別存儲表示所述存儲器陣列的所述多個列和行上的信號的數字信號的多個存儲器位置。26.根據權利要求25所述的讀出電路，其中所述存儲器進一步包括第一和第二存儲器位置，所述第一和第二存儲器位置適于每次相互排斥地啟用以用于寫入操作。27.根據權利要求26所述的讀出電路，其中所述第一和第二存儲器位置適于每次相互排斥地啟用以用于讀取操作。28.根據權利要求27所述的讀出電路，其中當所述第一和第二存儲器位置中的一者適于用于讀取操作時，所述第一和第二存儲器位置中的另一者適于用于寫入操作。29.根據權利要求26所述的讀出電路，其中所述第一和第二存儲器位置處于不同的存儲器庫中。30.—種從像素陣列讀出信號的方法，其包括選擇性地將模擬-數字轉換電路耦合到像素陣列中的多個像素列，且從所述多個像素列接收模擬像素信號；以及選擇性地將所述模擬-數字轉換電路耦合到存儲器中的多個存儲器位置，且將所述模擬像素信號的數字表示形式提供到所述多個存儲器位置。31.根據權利要求30所述的從像素陣列讀出信號的方法，其進一步包括啟用第一群組存儲器位置以用于讀取操作，且大體上同時啟用第二群組存儲器位置以用于寫入操作。32.根據權利要求31所述的從像素陣列讀出信號的方法，其中所述第一群組存儲器位置處于第一庫中，且所述第二群組存儲器位置處于第二庫中。33.—種從像素陣列讀出信號的方法，其包括在第一存儲器位置中存儲來自模擬-數字電路的對從像素陣列中的第一像素接收的第一模擬信號的數字表示形式；在第二存儲器位置中存儲來自所述模擬-數字電路的對從所述像素陣列中的第二像素接收的第二模擬信號的數字表示形式；以及將控制信號提供到所述第一和第二存儲器位置，使得所述存儲器位置中的一者被啟用以用于寫入，且大體上同時所述存儲器位置中的另一者被啟用以用于讀取。34.根據權利要求33所述的從像素陣列讀出信號的方法，其中所述第一像素處于所述像素陣列的第一列中，且所述第二像素處于所述像素陣列的第二列中。35.根據權利要求34所述的從像素陣列讀出信號的方法，其進一步包括以下步驟選擇性地將所述第一和第二存儲器位置耦合到下游電路且輸出所存儲的值。36.—種從像素陣列讀出信號的方法，其包括處理來自第一像素列中的第一像素的第一像素信號；將所述第一經處理像素信號存儲在與模擬-數字電路相關聯(lián)的第一存儲器位置中；處理來自第二像素列中的第二像素的第二像素信號；將所述第二經處理像素信號存儲在與所述模擬-數字電路相關聯(lián)的第二存儲器位置中；以及啟用所述第二存儲器位置以用于讀取，大體上同時啟用所述第一存儲器位置以用于寫入。37.根據權利要求36所述的讀取方法，啟用所述第二存儲器位置以用于寫入，大體上同時啟用所述第一存儲器位置以用于讀取。38.根據權利要求36所述的讀取方法，其中所述第一處理包括以下步驟-在所述模擬-數字電路中將所述第一模擬像素信號轉換為第一經處理像素信號。39.根據權利要求38所述的讀取方法，其中所述轉換包括以下步驟將模擬比較信號與所述第一模擬像素信號進行比較，并提供指示所述比較的結果的邏輯信號；以及當所述邏輯信號為真時使所述比較信號的數字值的存儲同步。40.—種從像素陣列讀出信號的方法，其包括從第一多個像素列讀取第一多個模擬像素信號；提供共同比較信號；以及在各自多個比較器電路中將所述第一多個模擬信號與所述共同比較信號進行比較，并提供指示所述比較的結果的各自邏輯信號。41.根據權利要求40所述的從像素陣列讀出信號的方法，其進一步包括以下步驟從第一多個像素列讀取第二多個模擬像素信號；提供第二共同比較信號；以及在所述各自比較器電路中將所述第二多個模擬信號與所述第二共同比較信號進行比較，并提供指示所述比較的結果的各自邏輯信號，其中每一所述比較器電路與所述第一多個列中的一者和所述第二多個列中的一者相關聯(lián)。42.根據權利要求41所述的從像素陣列讀出信號的方法，其進一步包括以下步驟提供表示所述共同比較信號的共同數字值信號；使所述共同數字值信號與所述共同比較信號同步；啟用與每一比較器電路相關聯(lián)的各自第一存儲器位置以用于寫入；以及將所述數字值信號存儲在所述各自第一存儲器位置中。43.根據權利要求42所述的從像素陣列讀出信號的方法，其進一步包括以下步驟啟用每一各自第一存儲器位置以用于寫入，大體上同時啟用與每一比較器電路相關聯(lián)的各自第二存儲器位置以用于讀取。44.一種形成像素陣列的方法，其包括以下步驟在襯底上方形成像素陣列；在所述襯底上方形成多個比較器電路，每一比較器電路選擇性地耦合到所述像素陣列中的第一和第二像素列；以及在所述襯底上方形成兩個存儲器庫，每一存儲器庫具有選擇性地耦合到所述比較器電路中的一者的存儲器位置。45.根據權利要求44所述的形成像素陣列的方法，其進一步包括以下步驟在所述襯底上方形成斜坡電路；以及形成電路徑以用于將所述斜坡電路選擇性地耦合到所述多個比較器，用于將共同斜坡比較信號提供到所述比較器。46.根據權利要求45所述的形成像素陣列的方法，其進一步包括以下步驟在所述襯底上方形成多個存儲器解碼器，每一存儲器解碼器與每一存儲器庫中的所述多個存儲器位置中的一者相關聯(lián)；以及形成電路徑以用于將所述存儲器解碼器選擇性地耦合到其相關聯(lián)的比較器，用于將所述存儲器解碼器選擇性地耦合到其相關聯(lián)的存儲器位置。47.根據權利要求46所述的形成像素陣列的方法，其進一步包括以下步驟在所述襯底上方形成多個脈沖控制邏輯電路，每一脈沖控制邏輯電路與所述比較器中的一者和相關聯(lián)的存儲器解碼器對相關聯(lián)；以及形成電路徑以用于將所述脈沖邏輯控制電路選擇性地耦合到所述存儲器解碼器，用于將所述脈沖邏輯控制電路選擇性地耦合到所述相關聯(lián)的比較器。48.根據權利要求47所述的形成像素陣列的方法，其進一步包括以下步驟在所述襯底上方形成多個多路復用器，每一多路復用器與所述比較器中的一者和相關聯(lián)的存儲器位置對相關聯(lián)；以及形成電路徑以用于將所述多路復用器選擇性地耦合到所述對存儲器位置，用于將所述多路復用器選擇性地耦合到下游電路。49.一種集成電路，其包括像素陣列；耦合到所述像素陣列的讀出電路，其包括模擬-數字轉換電路，其經耦合以從像素陣列的多個列接收像素信號；以及存儲器，其選擇性地耦合到所述模擬-數字電路且具有用于存儲表示所述存儲器陣列的所述多個各自列上的信號的數字信號的多個存儲器位置。50.根據權利要求49所述的電路，其中所述存儲器進一步包括第一和第二存儲器位置，所述第一和第二存儲器位置適于每次相互排斥地啟用以用于寫入操作。51.根據權利要求50所述的電路，其中所述第一和第二存儲器位置適于每次相互排斥地啟用以用于讀取操作。52.根據權利要求51所述的電路，其中當所述第一和第二存儲器位置中的一者適于用于讀取操作時，所述第一和第二存儲器位置中的另一者適于用于寫入操作。53.根據權利要求52所述的電路，其中所述第一和第二存儲器位置處于不同的存儲器庫中。54.—種集成電路，其包括像素陣列；耦合到所述像素陣列的讀出電路，其包括比較器，其用于選擇性地將來自至少第一和第二列中的像素的模擬信號與比較信號進行比較；延遲電路，其用于使所述模擬信號與所述模擬信號的相應數字表示形式同歩；第一存儲器位置，其用于存儲來自第一列中的像素的模擬信號的數字表示形式；第二存儲器位置，其用于存儲來自第二列中的像素的模擬信號的數字表示形式；以及控制器，其用于將控制信號提供到所述第一和第二存儲器位置，使得所述存儲器位置中的一者被啟用以用于寫入，且大體上同時所述存儲器位置中的另一者被啟用以用于讀取。55.根據權利要求54所述的電路，其中所述第一存儲器位置是第一存儲器庫的一部分，且所述第二存儲器位置是第二存儲器庫的一部分。全文摘要本發(fā)明提供一種成像器的讀出電路，其使得能夠在所述成像器的多個列之間共享模擬-數字轉換器(ADC)。若干群組ADC共享單個存儲器區(qū)塊以用于存儲由所述ADC處理的信號。所述ADC處理從一群組像素列接收的信號，且在不同的時間，所述ADC處理來自另一群組像素列的信號。當來自一列的所述經處理信號中的一者正存儲在第一存儲器庫中時，先前經處理且存儲在第二存儲器庫中的信號正被從存儲位置讀出到管線讀出過程并提供在下游以供進一步處理。文檔編號H04N5/335GK101151884SQ200680010774公開日2008年3月26日申請日期2006年3月30日優(yōu)先權日2005年3月30日發(fā)明者格雷厄姆·基爾希申請人:美光科技公司