專利名稱：移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移動(dòng)廣播接收機(jī)，特別涉及移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)。
背景技術(shù)：
近來(lái)，隨著高集成度技術(shù)的發(fā)展，涉及多媒體的芯片的操作是通過(guò)軟件(S/W)使用處理器例如數(shù)字信號(hào)處理器(DSP)來(lái)處理的。與硬件(H/W)處理相比，S/W處理因?yàn)樯鲜袝r(shí)間快、調(diào)試簡(jiǎn)單以及修訂時(shí)間少和修訂成本低而更具優(yōu)勢(shì)。同時(shí)，在移動(dòng)廣播接收機(jī)中數(shù)字多媒體廣播(DMB)接收機(jī)的視頻解碼器標(biāo)準(zhǔn)是H.264標(biāo)準(zhǔn)，最近已經(jīng)受到極大的關(guān)注。
H.264標(biāo)準(zhǔn)作為下一代MPEG-4標(biāo)準(zhǔn)技術(shù)，通常涉及如高級(jí)視頻編碼(AVC)(也稱作MPEG-4第十部分或MPEG-4 AVC)。此外，H.264標(biāo)準(zhǔn)還涉及一種壓縮方法，該方法應(yīng)用于移動(dòng)廣播接收機(jī)，例如DMB，等等，或應(yīng)用于下一代DVD。
在這里，因?yàn)镈MB接收機(jī)是用于在接收機(jī)移動(dòng)時(shí)接收和顯示廣播的系統(tǒng)，因此DMB接收機(jī)要求低功率消耗。當(dāng)H.264視頻解碼器只使用上述S/W的設(shè)計(jì)，因?yàn)槠湫枰芨叩臅r(shí)鐘頻率，功率消耗會(huì)增大。盡管整個(gè)H.264算法都僅采用硬件設(shè)計(jì)，其仍具有缺點(diǎn)，即靈活性低、增加了設(shè)計(jì)時(shí)間、需要復(fù)雜的調(diào)試、而且修訂成本昂貴，等等。
當(dāng)H.264算法被用于H/W設(shè)計(jì)和S/W設(shè)計(jì)時(shí)，其優(yōu)點(diǎn)和缺點(diǎn)如下表所示。

發(fā)明內(nèi)容因此，本發(fā)明涉及一種移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)，其充分地排除了由相關(guān)技術(shù)的限制和缺陷導(dǎo)致的一個(gè)或多個(gè)問(wèn)題。
本發(fā)明的目的是提供一種移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)，其中，由于將H.264視頻解碼器分成一個(gè)S/W處理器和一個(gè)H/W協(xié)處理器，因此當(dāng)執(zhí)行視頻解碼時(shí)，其能夠具有高靈活性、低功耗、高性能和易擴(kuò)展性，而且其容易設(shè)計(jì)和調(diào)試。
將在隨后的描述中部分闡明，通過(guò)檢驗(yàn)下面內(nèi)容或通過(guò)本發(fā)明的實(shí)踐來(lái)學(xué)習(xí)，本發(fā)明的附加的優(yōu)點(diǎn)、目的和特征對(duì)本領(lǐng)域普通技術(shù)人員將部分變得顯而易見(jiàn)。通過(guò)所述的說(shuō)明書(shū)和權(quán)利要求以及附圖所特別指出的結(jié)構(gòu)可以實(shí)現(xiàn)本發(fā)明的目的和其它的優(yōu)點(diǎn)。
為實(shí)現(xiàn)這些目的和其他的優(yōu)點(diǎn)以及根據(jù)本發(fā)明的目的，如在此具體實(shí)施和廣泛所述的，用于解碼壓縮編碼的視頻信號(hào)的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)包括至少一個(gè)緩沖存儲(chǔ)器，用于執(zhí)行視頻解碼；多個(gè)協(xié)處理器，其包括被劃分分成一個(gè)或多個(gè)硬件模塊的數(shù)據(jù)處理單元，其中該數(shù)據(jù)處理單元通過(guò)從/到緩沖存儲(chǔ)器的數(shù)據(jù)的輸入/輸出來(lái)執(zhí)行實(shí)際的視頻解碼；以及一個(gè)DMA(直接存儲(chǔ)器存取)協(xié)處理器，用于執(zhí)行到外部存儲(chǔ)器的直接存取操作，其中，該至少一個(gè)緩沖存儲(chǔ)器、多個(gè)協(xié)處理器和DMA協(xié)處理器采取硬件的形式，而其操作則通過(guò)處理器中的軟件控制。
優(yōu)選的，該視頻解碼系統(tǒng)進(jìn)一步包括多個(gè)輸入/輸出開(kāi)關(guān)，用于連接緩沖存儲(chǔ)器和協(xié)處理器，其連接到緩沖存儲(chǔ)器的輸入/輸出端，其中該輸入/輸出開(kāi)關(guān)的切換通過(guò)處理器的軟件來(lái)控制。
優(yōu)選的，該處理器采用軟件的形式，并通過(guò)總線控制每個(gè)緩沖存儲(chǔ)器、每個(gè)協(xié)處理器、每個(gè)輸入/輸出開(kāi)關(guān)和DMA協(xié)處理器的操作。
優(yōu)選的，多個(gè)協(xié)處理器共用該至少一個(gè)緩沖存儲(chǔ)器。
優(yōu)選的，多個(gè)協(xié)處理器連接形成公共總線結(jié)構(gòu)，而且多個(gè)協(xié)處理器的每個(gè)輸入/輸出數(shù)據(jù)接口被形成為緩存存儲(chǔ)器的每個(gè)讀/寫(xiě)接口，以使得緩沖存儲(chǔ)器和多個(gè)協(xié)處理器分離開(kāi)來(lái)。
優(yōu)選的，在公共總線結(jié)構(gòu)中進(jìn)一步安排零信號(hào)線，其禁止讀/寫(xiě)控制信號(hào)以便保護(hù)存儲(chǔ)在與多個(gè)協(xié)處理器斷開(kāi)的任意緩沖存儲(chǔ)器中的數(shù)據(jù)。
在本發(fā)明的另一方面，用于解碼壓縮編碼的視頻信號(hào)的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)包括至少一個(gè)用于執(zhí)行視頻解碼的緩沖存儲(chǔ)器；多個(gè)被劃分成硬件模塊的協(xié)處理器，用于通過(guò)從/到該至少一個(gè)緩沖存儲(chǔ)器的數(shù)據(jù)輸入/輸出，執(zhí)行至少解塊濾波、幀內(nèi)預(yù)測(cè)、幀間預(yù)測(cè)和殘留圖像解碼；多個(gè)輸入/輸出開(kāi)關(guān)，用于連接緩沖存儲(chǔ)器和協(xié)處理器，其連接到至少一個(gè)緩沖存儲(chǔ)器的輸入/輸出端；和DMA(直接存儲(chǔ)器存取)協(xié)處理器，用于執(zhí)行到外部存儲(chǔ)器的直接存取操作，其中，該至少一個(gè)緩沖存儲(chǔ)器、多個(gè)協(xié)處理器、多個(gè)輸入/輸出開(kāi)關(guān)和DMA協(xié)處理器采取硬件的形式，而且其中，DMA協(xié)處理器和多個(gè)協(xié)處理器的控制操作，以及用于從/到至少一個(gè)緩沖存儲(chǔ)器和多個(gè)協(xié)處理器的數(shù)據(jù)輸入/輸出的多個(gè)輸入/輸出開(kāi)關(guān)的切換控制，均通過(guò)處理器中的軟件執(zhí)行。
應(yīng)該明白的是，本發(fā)明的前面的一般性描述和下面的詳細(xì)描述是示例性的，并意在提供如權(quán)利要求所述的本發(fā)明的進(jìn)一步的解釋。


所包括的附圖提供本發(fā)明的進(jìn)一步解釋，并結(jié)合和構(gòu)成本申請(qǐng)的一部分，本發(fā)明的實(shí)施例連同說(shuō)明書(shū)作用來(lái)解釋本發(fā)明的原理。在附圖中圖1是示出了根據(jù)本發(fā)明實(shí)施例的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)結(jié)構(gòu)的框圖；圖2是示出了在圖1的處理器中使用S/W通過(guò)總線來(lái)控制幀內(nèi)預(yù)測(cè)模塊的操作的處理過(guò)程的流程圖；圖3是示出了用于加載圖2中的參考數(shù)據(jù)的緩沖存儲(chǔ)器、DMA協(xié)處理器和外部存儲(chǔ)器的連接狀態(tài)的視圖，；圖4是示出了用于執(zhí)行圖2中實(shí)際幀內(nèi)預(yù)測(cè)的緩沖存儲(chǔ)器和幀內(nèi)預(yù)測(cè)模塊的連接狀態(tài)的視圖；以及圖5是示出了用于在圖2中外部存儲(chǔ)器中存儲(chǔ)預(yù)測(cè)的數(shù)據(jù)緩沖存儲(chǔ)器、DMA協(xié)處理器和外部存儲(chǔ)器的連接狀態(tài)的視圖。
具體實(shí)施例方式
現(xiàn)在將詳細(xì)參考本發(fā)明的優(yōu)選實(shí)施例，其范例在附圖中示出。只要有可能，整個(gè)附圖中使用相同的附圖標(biāo)記表示相同的或類(lèi)似的部分。
在描述本發(fā)明之前，需要注意的是用于公開(kāi)本發(fā)明的大多數(shù)術(shù)語(yǔ)與本領(lǐng)域公認(rèn)的通用術(shù)語(yǔ)是一致的，但有些術(shù)語(yǔ)是由申請(qǐng)人根據(jù)需要選擇的而且將在本發(fā)明隨后的描述中被公開(kāi)。因此，由本申請(qǐng)定義的術(shù)語(yǔ)最好基于其在本發(fā)明中的含義進(jìn)行理解。
為了實(shí)現(xiàn)H.264視頻解碼算法，本發(fā)明使用了協(xié)處理器，這些協(xié)處理器被劃分成硬件模塊，其中該硬件模塊相當(dāng)于簡(jiǎn)單的數(shù)據(jù)處理單元，其要求許多操作，例如殘余圖像解碼單元、解塊濾波單元、幀內(nèi)預(yù)測(cè)單元和幀間預(yù)測(cè)單元。此外，協(xié)處理器的操作是通過(guò)軟件控制的，這些軟件被劃分成多個(gè)控制程序。
圖1是示出了根據(jù)本發(fā)明的實(shí)施例的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)結(jié)構(gòu)的框圖；參看圖1，移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)包括多個(gè)緩沖存儲(chǔ)器(BM0～BM2)、多個(gè)協(xié)處理器(COP0～COP3)、多個(gè)輸入/輸出開(kāi)關(guān)、直接存儲(chǔ)器存取(DMA)協(xié)處理器(COPDMA)和處理器。在這里，緩沖存儲(chǔ)器、協(xié)處理器和輸入/輸出開(kāi)關(guān)采取硬件的形式，而用于連接緩沖存儲(chǔ)器和協(xié)處理器的輸入/輸出開(kāi)關(guān)的切換操作是通過(guò)處理器的軟件控制的。換句話說(shuō)，該處理器是軟件，而控制指令是通過(guò)處理器接口傳輸?shù)娇偩€的。處理器接口充當(dāng)緩沖存儲(chǔ)器和總線之間的橋梁，并使得處理器讀寫(xiě)緩沖存儲(chǔ)器中的數(shù)據(jù)。
此外，協(xié)處理器的元件連接到公共總線結(jié)構(gòu)，而且協(xié)處理器的輸入/輸出數(shù)據(jù)接口采用靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)讀/寫(xiě)接口。因此，協(xié)處理器的元件與數(shù)據(jù)接口是隔離的。
此外，協(xié)處理器共享多個(gè)緩沖存儲(chǔ)器(BM0～BM2)。在這里，緩沖存儲(chǔ)器(BM0～BM2)用于存儲(chǔ)將被協(xié)處理器處理或協(xié)處理器預(yù)處理的數(shù)據(jù)。本發(fā)明的實(shí)施例使用2-端口的SRAM作為緩沖存儲(chǔ)器。
在這里，每個(gè)輸入/輸出開(kāi)關(guān)被安排在每個(gè)緩沖存儲(chǔ)器(BM0～BM2)的讀/寫(xiě)端口，以便動(dòng)態(tài)切換共享的緩沖存儲(chǔ)器(BM0～BM2)到協(xié)處理器。換句話說(shuō)，每個(gè)輸入開(kāi)關(guān)在相應(yīng)處理器的軟件控制下被接通/切斷，以便在多個(gè)協(xié)處理器中選擇用于寫(xiě)數(shù)據(jù)到相應(yīng)緩沖存儲(chǔ)器中的處理器，而且每個(gè)輸出開(kāi)關(guān)在處理器的軟件控制下被接通/切斷，以便在多個(gè)協(xié)處理器中選擇相應(yīng)的處理器用于從相應(yīng)的緩沖存儲(chǔ)器中讀數(shù)據(jù)。此時(shí)，與多個(gè)協(xié)處理器中的任意一個(gè)都不相連的緩沖存儲(chǔ)器必須禁止讀/寫(xiě)控制信號(hào)，以便保護(hù)在其中存儲(chǔ)的數(shù)據(jù)。用于禁止讀/寫(xiě)控制信號(hào)的信號(hào)線是零信號(hào)線。
換句話說(shuō)，處理器的軟件通過(guò)總線動(dòng)態(tài)地控制包括的DMA協(xié)處理器的協(xié)處理器的操作，并且控制切換到多個(gè)內(nèi)部緩存存儲(chǔ)器中所需要的緩沖存儲(chǔ)器。在這里，除了以上信號(hào)，沒(méi)有信號(hào)出現(xiàn)在協(xié)處理器之間。換句話說(shuō)，總線僅使得處理器控制H/W元件，或多個(gè)處理器。
根據(jù)本發(fā)明的實(shí)施例，第一協(xié)處理器(COP0)執(zhí)行塊濾波操作，第二協(xié)處理器(COP1)執(zhí)行幀內(nèi)預(yù)測(cè)操作，第三協(xié)處理器(COP2)執(zhí)行幀間預(yù)測(cè)操作，第四協(xié)處理器(COP3)執(zhí)行殘余圖像解碼操作，其中，這些協(xié)處理器均采取硬件的形式。
此外，因?yàn)楦鶕?jù)本系統(tǒng)設(shè)計(jì)者的目的，協(xié)處理器的數(shù)目和每個(gè)協(xié)處理器中H/W結(jié)構(gòu)可能不同，所以對(duì)于上述結(jié)合本發(fā)明的實(shí)施例的描述是沒(méi)有限制的。
此外，DMA協(xié)處理器(COPDMA)采取H/W的形式執(zhí)行DMA功能，該功能用于從外部存儲(chǔ)器中加載/存儲(chǔ)緩沖存儲(chǔ)器中的輸入/輸出數(shù)據(jù)。
圖2是示出了使用圖1中處理器的S/W通過(guò)總線來(lái)控制第二協(xié)處理器(COP1)的幀內(nèi)預(yù)測(cè)操作過(guò)程的流程圖。
首先，幀內(nèi)預(yù)測(cè)操作被分成三個(gè)過(guò)程。換句話說(shuō)，幀內(nèi)預(yù)測(cè)操作可能包括用于從外部存儲(chǔ)器中加載幀內(nèi)預(yù)測(cè)所需要的參考數(shù)據(jù)，并且在緩沖存儲(chǔ)器中存儲(chǔ)加載的參考數(shù)據(jù)的過(guò)程(步驟201到206)；用于從外部存儲(chǔ)器中讀取殘余圖像數(shù)據(jù)和參考圖像數(shù)據(jù)，執(zhí)行幀內(nèi)預(yù)測(cè)，并且在緩沖存儲(chǔ)器中存儲(chǔ)結(jié)果數(shù)據(jù)的過(guò)程(步驟207到212)；以及用于從緩沖存儲(chǔ)器中加載幀內(nèi)預(yù)測(cè)的數(shù)據(jù)，并在外部存儲(chǔ)器中存儲(chǔ)這些加載的數(shù)據(jù)的過(guò)程(步驟213到218)。
在步驟201中，處理器使用軟件通過(guò)總線控制輸入/輸出開(kāi)關(guān)的切換，來(lái)連接DMA協(xié)處理器和緩沖存儲(chǔ)器，其中DMA協(xié)處理器從外部存儲(chǔ)器中讀取幀內(nèi)預(yù)測(cè)所需要的參考數(shù)據(jù)，并且在緩沖存儲(chǔ)器中存儲(chǔ)讀取的參考數(shù)據(jù)。當(dāng)執(zhí)行完步驟210后，緩沖存儲(chǔ)器的連接狀態(tài)如圖3所示。
圖3是示出了用于加載圖2中的參考數(shù)據(jù)的緩沖存儲(chǔ)器、DMA協(xié)處理器和外部存儲(chǔ)器的連接狀態(tài)的視圖。參看圖3，DMA協(xié)處理器(COPDMA)連接到外部存儲(chǔ)器接口，而用于存儲(chǔ)該參考數(shù)據(jù)的緩沖存儲(chǔ)器(BMx)則被連接到DMA協(xié)處理器(COPDMA)。
在步驟202中，處理器通過(guò)總線控制DMA協(xié)處理器(COPDMA)以便從外部存儲(chǔ)器中加載基準(zhǔn)幀的參考數(shù)據(jù)。緊接著，處理器通過(guò)總線施加加載開(kāi)始指令到DMA協(xié)處理器(COPDMA)(步驟203)。
然后，DMA協(xié)處理器(COPDMA)從外部存儲(chǔ)器中讀取參考數(shù)據(jù)，并在相應(yīng)的緩沖存儲(chǔ)器(BMx)中存儲(chǔ)該參考數(shù)據(jù)，這些緩沖存儲(chǔ)器根據(jù)步驟201相連。此時(shí)，當(dāng)從外部存儲(chǔ)器中加載所有的參考數(shù)據(jù)時(shí)，根據(jù)本發(fā)明的該處理器不丟棄使用的時(shí)鐘頻率，而是操作其它的協(xié)處理器或執(zhí)行其它的S/W操作(步驟204)。在這里，這個(gè)過(guò)程通過(guò)處理器的S/W來(lái)控制。
從而，通過(guò)上述步驟204，根據(jù)本發(fā)明的視頻解碼系統(tǒng)能夠以流水線的方式靈活地互連硬件或連接硬件和軟件，并由此有可能提高H.264視頻解碼器的性能。
緊接著，為了確定基準(zhǔn)幀是否已完全加載，處理器讀取結(jié)束標(biāo)記(End_Flag)(步驟205)，并確定End_Flag的值是否為‘1’(步驟206)。換句話說(shuō)，如果基準(zhǔn)幀已完全加載，End_Flag的值被設(shè)置為‘1’，反之如果沒(méi)有，則End_Flag的值被重設(shè)為‘0’。當(dāng)End_Flag的值不為‘1’時(shí)，就是說(shuō)，當(dāng)確定基準(zhǔn)幀沒(méi)有完全加載時(shí)，返回到步驟205以便繼續(xù)完成上述基準(zhǔn)幀的加載過(guò)程。當(dāng)End_Flag的值為‘1’時(shí)，就是說(shuō)，當(dāng)確定基準(zhǔn)幀已完全加載時(shí)，進(jìn)行步驟207以執(zhí)行實(shí)際的幀內(nèi)預(yù)測(cè)。
此時(shí)，當(dāng)執(zhí)行幀內(nèi)預(yù)測(cè)時(shí)，處理器根據(jù)參考數(shù)據(jù)采取預(yù)計(jì)算的殘留圖像和參考圖像組合的方式。就是說(shuō)，因?yàn)闅埩魣D像是壓縮編碼的數(shù)據(jù)，所以處理器利用殘留圖像和參考圖像來(lái)執(zhí)行幀內(nèi)預(yù)測(cè)。在這里，殘留圖像和參考圖像必須存儲(chǔ)在緩沖存儲(chǔ)器中。
例如，如果殘留圖像是幀內(nèi)宏塊，因?yàn)闅埩魣D像是通過(guò)離散余弦變換(DCT)、量化和可變長(zhǎng)度編碼(VLC)壓縮編碼的圖像，因此殘留圖像必需通過(guò)幀內(nèi)預(yù)測(cè)恢復(fù)到原始數(shù)據(jù)中。
就是說(shuō)，在步驟207中，處理器使用軟件通過(guò)總線來(lái)控制輸入/輸出開(kāi)關(guān)的切換將存儲(chǔ)殘留圖像數(shù)據(jù)的緩沖存儲(chǔ)器(BMx)和存儲(chǔ)了殘留圖像數(shù)據(jù)的緩沖存儲(chǔ)器(BMy)與第二協(xié)處理器(COP1)的輸入終端連接起來(lái)。此外，處理器將存儲(chǔ)幀內(nèi)預(yù)測(cè)數(shù)據(jù)的緩沖存儲(chǔ)器(BMz)連接到第二協(xié)處理器(COP1)的輸出終端。緊接著，通過(guò)執(zhí)行步驟207，專用緩沖存儲(chǔ)器(即SRAM)看上去連接到幀內(nèi)預(yù)測(cè)模塊即第二協(xié)處理器(COP1)的輸入終端和輸出終端。圖4是示出了用于執(zhí)行圖2中實(shí)際幀內(nèi)預(yù)測(cè)的緩沖存儲(chǔ)器和幀內(nèi)預(yù)測(cè)模塊的連接狀態(tài)的視圖。
在上述的步驟207中，在緩沖存儲(chǔ)器和第二協(xié)處理器(COP1)之間的輸入/輸出連接是在處理器的控制下通過(guò)相應(yīng)的輸入/輸出開(kāi)關(guān)來(lái)進(jìn)行的，然后，在步驟208中，處理器第二協(xié)處理器(COP1)的內(nèi)部寄存器中設(shè)置幀內(nèi)預(yù)測(cè)的模式和幀內(nèi)預(yù)測(cè)所需的控制值，并通過(guò)總線施加預(yù)測(cè)開(kāi)始指令到第二協(xié)處理器(COP1)。
然后，第二協(xié)處理器(COP1)利用殘留圖像和參考圖像執(zhí)行幀內(nèi)預(yù)測(cè)，其中幀內(nèi)預(yù)測(cè)是通過(guò)第二協(xié)處理器(COP1)的內(nèi)部硬件來(lái)執(zhí)行的(步驟209)。緊接著，幀內(nèi)預(yù)測(cè)的數(shù)據(jù)被存儲(chǔ)在緩沖存儲(chǔ)器(BMz)中，該緩沖存儲(chǔ)器通過(guò)步驟207與第二協(xié)處理器(COP1)的輸出端相連。
參看圖4，殘留圖像數(shù)據(jù)存儲(chǔ)在緩沖存儲(chǔ)器(BMy)中，而參考圖像數(shù)據(jù)存儲(chǔ)在緩沖存儲(chǔ)器(BMx)中。此外，從緩沖存儲(chǔ)器(BMy，BMx)中輸出的殘留圖像數(shù)據(jù)和參考圖像數(shù)據(jù)被輸入到幀內(nèi)預(yù)測(cè)模塊，或第二協(xié)處理器(COP1)。通過(guò)第二協(xié)處理器(COP1)幀內(nèi)預(yù)測(cè)的數(shù)據(jù)被存儲(chǔ)到緩沖存儲(chǔ)器(BMz)中。
在步驟210中，如同步驟204，當(dāng)在緩沖存儲(chǔ)器中存儲(chǔ)幀內(nèi)預(yù)測(cè)后的數(shù)據(jù)時(shí)，該處理器不丟棄使用的時(shí)鐘頻率，而是操作其它的協(xié)處理器或執(zhí)行其它的S/W操作(步驟204)。在這里，通過(guò)處理器的S/W來(lái)控制該過(guò)程。從而，通過(guò)上述步驟204，該視頻解碼系統(tǒng)能夠以流水線的方式靈活地互連硬件或連接硬件和軟件，并由此能夠提高該H.264視頻解碼器的性能。
然后，為了確定幀內(nèi)預(yù)測(cè)是否完成，處理器讀取結(jié)束標(biāo)記(End_Flag)(步驟211)，并確定End_Flag的值是否為‘1’(步驟212)。同樣地，如果幀內(nèi)預(yù)測(cè)已經(jīng)完成，End_Flag的值被設(shè)置為‘1’，反之，End_Flag的值被重設(shè)為‘0’。當(dāng)End_Flag的值不為‘1’時(shí)，就是說(shuō)，當(dāng)確定幀內(nèi)預(yù)測(cè)沒(méi)有完成時(shí)，返回到步驟211以便繼續(xù)進(jìn)行上述幀內(nèi)預(yù)測(cè)過(guò)程。當(dāng)End_Flag的值為‘1’時(shí)，就是說(shuō)，當(dāng)確定幀內(nèi)預(yù)測(cè)完成時(shí)，進(jìn)行步驟213以便加載在緩沖存儲(chǔ)器(BMz)中存儲(chǔ)的幀內(nèi)預(yù)測(cè)的數(shù)據(jù)，并將其加載的數(shù)據(jù)存儲(chǔ)到外部存儲(chǔ)器中。
換句話說(shuō)，在步驟213中，處理器將存儲(chǔ)幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的緩沖存儲(chǔ)器(BMz)和DMA協(xié)處理器(COPDMA)的輸入端連接起來(lái)。圖5是示出了用于在圖2中的外部存儲(chǔ)器中存儲(chǔ)預(yù)測(cè)的數(shù)據(jù)的緩沖存儲(chǔ)器、DMA協(xié)處理器和外部存儲(chǔ)器的連接狀態(tài)的視圖。就是說(shuō)，處理器使用軟件通過(guò)總線控制輸入/輸出開(kāi)關(guān)的切換，將存儲(chǔ)幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的緩沖存儲(chǔ)器(BMz)的輸出端和DMA協(xié)處理器(COPDMA)連接起來(lái)，并將DMA協(xié)處理器(COPDMA)的輸出端和外部存儲(chǔ)器接口連接起來(lái)。
然后，處理器通過(guò)總線控制DMA協(xié)處理器(COPDMA)以便從緩沖存儲(chǔ)器(BMz)中加載幀內(nèi)預(yù)測(cè)的數(shù)據(jù)并將加載的數(shù)據(jù)存儲(chǔ)在外部存儲(chǔ)器中所需要的位置(步驟214)，并且施加存儲(chǔ)開(kāi)始指令到DMA協(xié)處理器(COPDMA)(步驟215)。緊接著，DMA協(xié)處理器(COPDMA)從緩沖存儲(chǔ)器(BMz)中讀取幀內(nèi)預(yù)測(cè)的數(shù)據(jù)，并將其存儲(chǔ)在外部存儲(chǔ)器中所需要的位置。
同樣地，當(dāng)在外部存儲(chǔ)器中存儲(chǔ)幀內(nèi)預(yù)測(cè)后的數(shù)據(jù)時(shí)，該處理器不會(huì)丟棄使用的時(shí)鐘頻率，而是操作其它的協(xié)處理器或執(zhí)行其它的S/W操作(步驟216)。在這里，通過(guò)處理器的S/W來(lái)控制該過(guò)程。從而，通過(guò)上述步驟204，該視頻解碼系統(tǒng)能夠以流水線的方式靈活地互連硬件或連接硬件和軟件，并由此能夠提高該H.264視頻解碼器的性能。
然后，為了確定幀內(nèi)預(yù)測(cè)的數(shù)據(jù)是否已完全存儲(chǔ)在外部存儲(chǔ)器中，處理器讀取結(jié)束標(biāo)記(End_Flag)(步驟217)，并確定End_Flag的值是否為‘1’(步驟218)。同樣地，如果幀內(nèi)預(yù)測(cè)的數(shù)據(jù)已完全存儲(chǔ)在外部存儲(chǔ)器中，End_Flag的值被設(shè)置為‘1’，反之如果沒(méi)有，End_Flag的值被重設(shè)為‘0’。當(dāng)End_Flag的值不為‘1’時(shí)，就是說(shuō)，當(dāng)確定幀內(nèi)預(yù)測(cè)的數(shù)據(jù)沒(méi)有完全存儲(chǔ)到外部存儲(chǔ)器中時(shí)，返回到步驟217以便繼續(xù)完成上述幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的存儲(chǔ)過(guò)程。當(dāng)End_Flag的值為‘1’時(shí)，就是說(shuō)，當(dāng)確定幀內(nèi)預(yù)測(cè)的數(shù)據(jù)已完全存儲(chǔ)到外部存儲(chǔ)器中時(shí)，幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的存儲(chǔ)過(guò)程結(jié)束。
已描述了幀內(nèi)預(yù)測(cè)過(guò)程，以及其它協(xié)處理器的操作，例如，用于執(zhí)行解塊濾波、幀間預(yù)測(cè)和殘留圖像解碼的協(xié)處理器可以如圖2所示的在處理器的S/W的控制下進(jìn)行。
從以上的描述顯而易見(jiàn)的是，本發(fā)明提供了一種移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)，其中，通過(guò)將具有一定量操作的操作單元?jiǎng)澐殖捎布f(xié)處理器，并且通過(guò)軟件控制該協(xié)處理器的操作，能夠降低時(shí)鐘頻率和減小功耗。
此外，通過(guò)以流水線的方式靈活地互連或連接硬件和軟件，能夠降低時(shí)鐘頻率，并由此有提高視頻解碼器的性能。此外，通過(guò)連接各協(xié)處理器到總線結(jié)構(gòu)和公共SRAM接口，能夠隔離協(xié)處理器和緩沖存儲(chǔ)器，因而使得視頻解碼系統(tǒng)容易設(shè)計(jì)并且縮短了視頻解碼系統(tǒng)的設(shè)計(jì)時(shí)間。
此外，易于調(diào)試視頻解碼系統(tǒng)中的協(xié)處理器元件，并且易于增減新的協(xié)處理器也是可能的。另外，通過(guò)軟件控制協(xié)處理器的詳細(xì)操作，通過(guò)軟件執(zhí)行除數(shù)據(jù)處理操作之外的其它算法，能夠增加視頻解碼系統(tǒng)的靈活性，由此減少視頻解碼系統(tǒng)的修訂時(shí)間和成本。
對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，在不脫離本發(fā)明的精神或范圍的情況下，在本發(fā)明中可以做出各種修改和變化。因此，本發(fā)明意在覆蓋落入所附權(quán)利要求及其等效物范圍內(nèi)的本發(fā)明的修改和變化。
權(quán)利要求
1.一種用于解碼壓縮編碼視頻信號(hào)的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)，包括至少一個(gè)緩沖存儲(chǔ)器，用于執(zhí)行視頻解碼；多個(gè)協(xié)處理器，其包括劃分成一個(gè)或多個(gè)硬件模塊的數(shù)據(jù)處理單元，其中該數(shù)據(jù)處理單元通過(guò)從/到緩沖存儲(chǔ)器的數(shù)據(jù)輸入/輸出來(lái)執(zhí)行實(shí)際的視頻解碼；以及DMA(直接存儲(chǔ)器存取)協(xié)處理器，用于執(zhí)行到外部存儲(chǔ)器的直接存取操作，其中，該至少一個(gè)緩沖存儲(chǔ)器、多個(gè)協(xié)處理器和DMA協(xié)處理器采取硬件的形式，而操作則通過(guò)處理器中的軟件控制。
2.如權(quán)利要求1所述的視頻解碼系統(tǒng)，進(jìn)一步包括多個(gè)輸入/輸出開(kāi)關(guān)，用于連接緩沖存儲(chǔ)器和協(xié)處理器，其被連接到緩沖存儲(chǔ)器的輸入/輸出端；其中輸入/輸出開(kāi)關(guān)的切換均通過(guò)處理器的軟件控制。
3.如權(quán)利要求2所述的視頻解碼系統(tǒng)，其中連接到緩沖存儲(chǔ)器的輸入端的每個(gè)輸入開(kāi)關(guān)在處理器的軟件控制下被切換到接通/切斷，以便在多個(gè)協(xié)處理器中選擇一個(gè)處理器用于寫(xiě)數(shù)據(jù)到該緩沖存儲(chǔ)器中
4.如權(quán)利要求2所述的視頻解碼系統(tǒng)，其中連接到緩沖存儲(chǔ)器的輸出終端的每個(gè)輸出開(kāi)關(guān)在處理器的軟件控制下被切換到接通/切斷，以便在多個(gè)協(xié)處理器中選擇用于從相應(yīng)的緩沖存儲(chǔ)器中讀取數(shù)據(jù)的處理器。
5.如權(quán)利要求1所述的視頻解碼系統(tǒng)，其中，該處理器采取軟件的形式，并通過(guò)總線控制每個(gè)緩沖存儲(chǔ)器、每個(gè)協(xié)處理器、每個(gè)輸入/輸出開(kāi)關(guān)和DMA協(xié)處理器的操作。
6.如權(quán)利要求1所述的視頻解碼系統(tǒng)，其中該多個(gè)協(xié)處理器共享至少一個(gè)緩沖存儲(chǔ)器。
7.如權(quán)利要求1所述的視頻解碼系統(tǒng)，其中，該多個(gè)協(xié)處理器連接形成公共總線結(jié)構(gòu)，而且該多個(gè)協(xié)處理器的每個(gè)輸入/輸出數(shù)據(jù)接口形成為緩存存儲(chǔ)器的每個(gè)讀/寫(xiě)接口，使得緩沖存儲(chǔ)器和多個(gè)協(xié)處理器分離開(kāi)來(lái)。
8.如權(quán)利要求7所述的視頻解碼系統(tǒng)，其中，在該公共總線結(jié)構(gòu)中進(jìn)一步安排零信號(hào)線，其禁止讀/寫(xiě)控制信號(hào)，以便保護(hù)存儲(chǔ)在與多個(gè)協(xié)處理器斷開(kāi)的任一緩沖存儲(chǔ)器中的數(shù)據(jù)。
9.如權(quán)利要求1所述的視頻解碼系統(tǒng)，其中，該緩沖存儲(chǔ)器是個(gè)2-端口的SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)，其用于存儲(chǔ)要被多個(gè)協(xié)處理器處理或多個(gè)協(xié)處理器預(yù)處理的數(shù)據(jù)。
10.如權(quán)利要求1所述的視頻解碼系統(tǒng)，其中，該多個(gè)協(xié)處理器劃分成用于執(zhí)行至少解塊濾波、幀內(nèi)預(yù)測(cè)、幀間預(yù)測(cè)和殘留圖像解碼的硬件模塊。
11.如權(quán)利要求10所述的視頻解碼系統(tǒng)，其中，該處理器執(zhí)行數(shù)據(jù)加載過(guò)程、幀內(nèi)預(yù)測(cè)過(guò)程和結(jié)果數(shù)據(jù)存儲(chǔ)過(guò)程，其中，在所述數(shù)據(jù)加載過(guò)程中，該處理器從外部存儲(chǔ)器中加載幀內(nèi)預(yù)測(cè)所需的參考數(shù)據(jù)，并且在緩沖存儲(chǔ)器中存儲(chǔ)加載的參考數(shù)據(jù)，其中，處理器使用軟件通過(guò)總線控制輸入/輸出開(kāi)關(guān)的切換，來(lái)連接DMA協(xié)處理器和緩沖存儲(chǔ)器，其中DMA協(xié)處理器從外部存儲(chǔ)器中讀取參考數(shù)據(jù)，并且緩沖存儲(chǔ)器存儲(chǔ)讀取的參考數(shù)據(jù)；在所述幀內(nèi)預(yù)測(cè)過(guò)程中，該處理器從外部存儲(chǔ)器中讀取殘留圖像數(shù)據(jù)和參考圖像數(shù)據(jù)，執(zhí)行幀內(nèi)預(yù)測(cè)，并將結(jié)果數(shù)據(jù)存儲(chǔ)在緩沖存儲(chǔ)器中，其中處理器使用軟件通過(guò)總線控制輸入/輸出開(kāi)關(guān)的切換，來(lái)連接存儲(chǔ)殘留圖像數(shù)據(jù)的第一緩沖存儲(chǔ)器、存儲(chǔ)參考圖像數(shù)據(jù)的第二緩沖存儲(chǔ)器、用于執(zhí)行幀內(nèi)預(yù)測(cè)的協(xié)處理器和存儲(chǔ)幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的第三緩沖存儲(chǔ)器；以及在所述結(jié)果數(shù)據(jù)存儲(chǔ)過(guò)程中，該處理器從緩沖存儲(chǔ)器中加載幀內(nèi)預(yù)測(cè)的數(shù)據(jù)，并在外部存儲(chǔ)器中存儲(chǔ)加載的數(shù)據(jù)，其中該處理器使用軟件通過(guò)總線控制輸入/輸出開(kāi)關(guān)的切換，來(lái)連接存儲(chǔ)幀內(nèi)預(yù)測(cè)的數(shù)據(jù)的第三緩沖存儲(chǔ)器和將幀內(nèi)預(yù)測(cè)的數(shù)據(jù)存儲(chǔ)在外部存儲(chǔ)器中的DMA協(xié)處理器。
12.如權(quán)利要求11所述的視頻解碼系統(tǒng)，其中，當(dāng)執(zhí)行每個(gè)過(guò)程中的相應(yīng)的操作時(shí)，通過(guò)該處理器的軟件控制其它協(xié)處理器的操作，或進(jìn)行其它軟件操作。
13.一種移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)，其用于解碼壓縮編碼的視頻信號(hào)，該視頻解碼系統(tǒng)包括至少一個(gè)緩沖存儲(chǔ)器，用于執(zhí)行視頻解碼；多個(gè)被劃分成硬件模塊的協(xié)處理器，用于通過(guò)從/到該至少一個(gè)緩沖存儲(chǔ)器的數(shù)據(jù)輸入/輸出，至少執(zhí)行解塊濾波、幀內(nèi)預(yù)測(cè)、幀間預(yù)測(cè)和殘留圖像解碼；多個(gè)輸入/輸出開(kāi)關(guān)，用于連接緩沖存儲(chǔ)器和協(xié)處理器，其被連接到該至少一個(gè)緩沖存儲(chǔ)器的輸入/輸出端；和DMA(直接存儲(chǔ)器存取)協(xié)處理器，用于執(zhí)行到外部存儲(chǔ)器的直接存取操作，其中，該至少一個(gè)緩沖存儲(chǔ)器、多個(gè)協(xié)處理器、多個(gè)輸入/輸出開(kāi)關(guān)和DMA協(xié)處理器采取硬件的形式，而且其中，該DMA協(xié)處理器的多個(gè)協(xié)處理器的控制操作，和用于從/到至少一個(gè)緩沖存儲(chǔ)器和多個(gè)協(xié)處理器的數(shù)據(jù)輸入/輸出的多個(gè)輸入/輸出開(kāi)關(guān)的切換控制均通過(guò)處理器中的軟件來(lái)執(zhí)行。
14.如權(quán)利要求13所述的視頻解碼系統(tǒng)，其中，該處理器采取軟件的形式，并通過(guò)總線控制每個(gè)緩沖存儲(chǔ)器、每個(gè)協(xié)處理器、每個(gè)輸入/輸出開(kāi)關(guān)和DMA協(xié)處理器的操作。
15.如權(quán)利要求13所述的視頻解碼系統(tǒng)，其中該多個(gè)協(xié)處理器共享至少一個(gè)緩沖存儲(chǔ)器。
16.如權(quán)利要求15所述的視頻解碼系統(tǒng)，其中，該多個(gè)協(xié)處理器連接形成公共總線結(jié)構(gòu)，而且該多個(gè)協(xié)處理器的每個(gè)輸入/輸出數(shù)據(jù)接口形成為緩存存儲(chǔ)器的每個(gè)讀/寫(xiě)接口，以使緩沖存儲(chǔ)器和多個(gè)協(xié)處理器分離開(kāi)來(lái)。
17.如權(quán)利要求16所述的視頻解碼系統(tǒng)，其中，在該公共總線結(jié)構(gòu)中進(jìn)一步安排零信號(hào)線，其禁止讀/寫(xiě)控制信號(hào)，以便保護(hù)存儲(chǔ)在與多個(gè)協(xié)處理器斷開(kāi)的任一緩沖存儲(chǔ)器中的數(shù)據(jù)。
18.如權(quán)利要求13所述的視頻解碼系統(tǒng)，其中，該緩沖存儲(chǔ)器是2-端口的SRAM，用于存儲(chǔ)要被多個(gè)協(xié)處理器處理或被多個(gè)協(xié)處理器預(yù)處理的數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)了一種移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)。用于解碼壓縮編碼視頻信號(hào)的移動(dòng)廣播接收機(jī)的視頻解碼系統(tǒng)包括至少一個(gè)用于執(zhí)行視頻解碼的緩沖存儲(chǔ)器；多個(gè)協(xié)處理器，包括劃分成一個(gè)或多個(gè)硬件模塊的數(shù)據(jù)處理單元，其中該數(shù)據(jù)處理單元通過(guò)從/到緩沖存儲(chǔ)器的數(shù)據(jù)輸入/輸出來(lái)執(zhí)行實(shí)際的視頻解碼；以及DMA(直接存儲(chǔ)器存取)協(xié)處理器，用于執(zhí)行到外部存儲(chǔ)器的直接存取操作，其中，該至少一個(gè)緩沖存儲(chǔ)器，多個(gè)協(xié)處理器和DMA協(xié)處理器采取硬件的形式，而操作則通過(guò)處理器中的軟件控制。
文檔編號(hào)H04N7/52GK1777293SQ200510126718
公開(kāi)日2006年5月24日 申請(qǐng)日期2005年11月17日 優(yōu)先權(quán)日2004年11月17日
發(fā)明者金相哲 申請(qǐng)人:Lg電子株式會(huì)社