專利名稱：液晶電視系統(tǒng)的可模塊化配置的內存系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種內存組件數(shù)組數(shù)據(jù)讀寫的控制裝置，尤其涉及一種視訊處理系統(tǒng)于接收數(shù)字電視訊號時，控制其將內存組件數(shù)組配置為幀緩況器(frame buffer)的數(shù)據(jù)讀寫尋址模式的裝置。
背景技術：
包括數(shù)字衛(wèi)星及有線電視在內，其所使用廣播電視訊號中的音訊(audio)及視訊(video)，目前皆使用MPEG-2的標準編碼。MPEG-2是由動態(tài)影像標準制定委員會(Motion Pictures Coding Experts Group；MPEG)所指定的一組音訊及視訊編碼的標準，并且發(fā)布為國際標準組織的ISO標準13818。MPEG-2標準經過一些修正后，亦做為商業(yè)上數(shù)字視訊影碟(digital videodisk；DVD)編碼的標準。以MPEG-2標準編碼的音訊及視訊經調變產生一傳輸串流(transport stream；TS)，可以藉由地表的射頻(radio frequency；RF)、衛(wèi)星射頻及有線電視等方式傳送，或是儲存在光學儲存媒介上，如DVD。該傳輸串流被接收，或是以DVD的形式播放時，經解調和譯碼，可重制音訊與視訊的訊號而在電視或監(jiān)視器上重現(xiàn)。
Duardo等人于1999年8月的IEEE消費性電子會刊第45卷第3期第879-883頁“有效降低成本的HDTV譯碼IC與整合性系統(tǒng)控制器、降頻器，繪圖引擎及顯示處理器”(“A Cost Effective HDTV Decoder IC withIntegrated System Controller，Down Converter，Graphics Engine andDisplay Processor，”Duardo，et al.，IEEE Transactions on ConsumerElectronics，Aug.1999，Volume45，Issue3，pp879-883)一文中描述一支持MPEG-2格式及其它標準的數(shù)字高清晰度電視(digital highdefinition television；HDTV)。請參閱圖1，以利于對一類似Durado等人所述的數(shù)字電視視訊處理器的討論。一數(shù)字電視處理器5可經由地表的射頻傳送、衛(wèi)星射頻傳送及有線電視傳送等方式接收一數(shù)字電視視訊串流10，或是經由撥放DVD取得數(shù)據(jù)串流而接收該數(shù)字電視串流10。
分用器(demultiplexer)40從傳輸串流中萃取出視訊、音訊和數(shù)據(jù)，并經由內存控制器15傳送到相對應的內存20。數(shù)據(jù)可被儲存在內存20中的任何數(shù)據(jù)隊列中。該分離器40進一步產生MPEG-2規(guī)格的傳輸層(transportlayer)封包，成為一致的封包化通量線或電流線(elementary stream；ES)。該封包化基本串流再次被緩沖暫存于內存20中。
串流處理器45取得MPEG-2視訊基本串流，并將之轉換為運動向量和相關系數(shù)。該串流處理器45可進一步提供片或塊(slice)層級的錯誤偵測和錯誤隱藏(concealment)作業(yè)。視訊譯碼器50接收以MPEG-2格式壓縮的基本串流，并可執(zhí)行所有MPEG-2規(guī)格所要求的功能，如動態(tài)補償、反轉量化，縮放比例等等。選配的繪圖引擎55則提供所有繪圖功能及視訊與繪圖的結合。
視訊格式轉換器60取得解壓縮后的視訊數(shù)據(jù)后，可將之轉換而產生所要求的點陣格式(raster format)、時序和影像過濾等效果。視訊格式轉換器60亦用來產生顯示器所要求的視訊訊號。就液晶顯示器(liquid crystaldisplay；LCD)而言，其顯示需要數(shù)字訊號。至于模擬式顯示器，其驅動所需的訊號則為紅、綠及藍等模擬訊號。
存儲變換或存儲映象表(memory map)分割為多個緩沖區(qū)，分別用以保存壓縮的視訊、壓縮的音訊、做為視訊譯碼及顯示的三個訊框儲存器、儲存圖形、做為數(shù)據(jù)隊列及地址緩沖區(qū)。內存控制器15依要求的順序及優(yōu)先權在芯片和外部內存20之間傳送數(shù)據(jù)。每一程序都被指定一相對于其它程序的優(yōu)先權，用來決定何時可被內存控制器許可執(zhí)行。在提出要求的程序可以使用之前，接收自內存20的數(shù)據(jù)是儲存于線緩沖器70a、70b、70c和70d的其中之一。同樣的，要存入內存20的數(shù)據(jù)，也會暫時被保留在線緩沖器70a、70b、70c、和70d中，直到直接內存存取(direct memory access；DMA)接口80被分配到提出要求的序程為止。內存控制功能85負責管理提出要求的程序的優(yōu)先權，以及內存中數(shù)據(jù)的位置、區(qū)塊大小及數(shù)據(jù)分割。
內存20可以是靜態(tài)隨機存取內存(static randomaccess memory；SRAM)、RAMBUS動態(tài)隨機存取內存(RAMBUS dynamic random access memory；RDRAM)、同步隨機存取內存(Synchronous dynamic random access memory；SDRAM)，或是其它設計適當?shù)碾S機存取內存。內存接口和頻寬限制是數(shù)字電視系統(tǒng)最重要的設計要素之一。由于所有數(shù)字視訊處理系統(tǒng)都需要訊框緩沖器，故內存20普遍使用SDRAM內存。內存控制器15已經成為數(shù)字視訊處理系統(tǒng)主要設計的考慮。由于SDRAM內存設計的特性，其存取時間并非不變的參數(shù)，而這也是導致數(shù)字視訊處理系統(tǒng)設計復雜性的主要原因。為了解決SDRAM內存接口存取時間不固定的問題，數(shù)字視訊處理系統(tǒng)必須使用基于SRAM內存技術的線緩沖器70a、70b、70c和70d。在大多數(shù)的數(shù)字視訊處理整合電路上，直接內存存取控制器80和線緩沖器70a、70b、70c和70d額外的增加了主要的設計復雜性和晶粒成本。
系統(tǒng)處理器65提供控制、配置等接口，及詳細的且有用的視訊系統(tǒng)配置及除錯等的操作信息。
Hilgenstock等人在第九屆VLSI-GLS研討會的會議報告(Ninth GreatLakes Symposium on VLSI，1999，pp.42-45)“包含有嵌入式DRAM內存的視訊處理系統(tǒng)單芯片的內存編制”(“Memory Organization of aSingle-Chip Video Signal Processing System with Embedded DRAM，”)一文中提到一種視訊編碼用的可程序多處理器系統(tǒng)單芯片。該多處理器系統(tǒng)整合了四個處理單元，嵌入式DRAM，及典型的應用界面。其中所整合的DRAM主要做為訊框緩沖及大部份非必要應用的外部內存。為了快速取得局部的片段數(shù)據(jù)，各處理單元中。
美國專利US 4,941,107描述一種以管線形式處理圖形數(shù)據(jù)的圖形數(shù)據(jù)處理器。該圖形數(shù)據(jù)處理器包含有一存取控制器，可響應一開始命令而在一同個內存周期中選擇性產生地址與控制數(shù)據(jù)，并可選擇性分別由地址總線輸出地址及由控制總線輸出控制數(shù)據(jù)。內存層選擇性地從其中之一地址總線接收一地址，及從其中之一控制總線接收一控制數(shù)據(jù)，并在同一內存周期中選擇性的由其中一數(shù)據(jù)總線輸出儲存在所接收的地址的數(shù)據(jù)。圖形數(shù)據(jù)處理器選擇性的對從內存層接收到的數(shù)據(jù)進行預定的程序運算，并選擇性將運算結果儲存到內存層中。
美國專利US 6,424,347則敘述一種訊框緩沖器的接口控制。該接口控制包含有一連接于PCI主總線及先進先出緩存器(First In First Out；FIFO)之間的字節(jié)交換與取樣控制器，可用以執(zhí)行大頭派(big Endian)數(shù)據(jù)和小頭派(little Endian)數(shù)據(jù)之間的數(shù)據(jù)轉換，或是在系統(tǒng)數(shù)據(jù)與使用者數(shù)據(jù)之間的數(shù)據(jù)轉換。一字節(jié)轉換檢視選擇控制器連接于先進先出緩存器和SRAM之間，可于控制器選擇檢視時將儲存在FIFO中的像素數(shù)據(jù)，從8位輸出1個字節(jié)的數(shù)據(jù)格式轉換成9位輸出1個字節(jié)的數(shù)據(jù)格式；或于控制器選擇轉換時將儲存在SRAM中的像素數(shù)據(jù)，從9位輸出1個字節(jié)的數(shù)據(jù)格式轉換成8位輸出1個字節(jié)的數(shù)據(jù)格式。一Rambus存取控制器控制像素數(shù)據(jù)在SRAM與Rambus DRAM(RDRAM)間的傳遞，顯示控制器則接收從Rambus DRAM經由Rambus存取控制器輸出的像素數(shù)據(jù)，并經由顯示總線輸出到RAM D/A轉換器。因此系統(tǒng)同時執(zhí)行像素數(shù)據(jù)在大頭派(big Endian)和小頭派(little Endian)之間的數(shù)據(jù)轉換、像素數(shù)據(jù)在8位輸出1個字節(jié)的PCI主總線與9位輸出1個字節(jié)的Rambus DRAM之間的數(shù)據(jù)轉換，每一個轉換動作都會以不同的字節(jié)定義及總線配置方式使用內存。
美國專利US 5,291,275描述一種使用在電視影像儲存和顯像化點陣繪圖顯示的三重字段緩沖器。圖像轉換裝置可供儲存在一第一內存的一第一圖像欄，及儲存在一第二內存的一第二圖像欄。第一及第二圖像欄分別由第一及第二內存被讀取后，同時顯示在顯示屏幕上成為單一影像。在讀取第一及第二內存時，第三圖像欄會被儲存在第三內存中。第一、第二及第三內存被建構成一種有3×3內存區(qū)塊架構的訊框緩沖器。對編號1、2、3、4、5...n等的圖像欄，系統(tǒng)讀取圖像欄時會根據(jù)預定序列，如1和2、2和3、3和4、4和5，一直到(n-1)和n、n和(n+1)，一次讀取兩個圖像欄。一高解析訊框的長度可選擇比一個電視訊號欄周期長或比一個電視訊號欄周期短。為確保一欄內存被讀取時不會同時被要求儲存下一個電視訊號欄，必須測量預定讀出序列中每兩個圖像欄間的相位差及電路上的改變。
美國專利US 6,263,023敘述一高分辨率的電視視訊譯碼器。該高分辨率電視視訊譯碼器利用多個速率較慢的切割(slice)譯碼器達到高速解。所有切割譯碼器分享一共享內存，可大幅減少各別譯碼器對儲存空間的需求。在接收到忙碌訊號后，HDTV訊號的切割以最佳化的配置分配給各譯碼器以提供更好的效能。

發(fā)明內容
本發(fā)明的目的，在于提供高頻寬、低延遲及無等待狀態(tài)的內存系統(tǒng)的數(shù)據(jù)路徑，可做為數(shù)字視訊處理系統(tǒng)的訊框緩沖器。
本發(fā)明的另一目的，在于提供一種具有可配置信道的數(shù)字視訊處理系統(tǒng)，可程序化控制內存控制器存取模式。
本發(fā)明的又一目的，在于提供一種數(shù)字視訊處理系統(tǒng)，一旦可配置的信道被程序設定后，則內存控制器可連續(xù)存取內存并將數(shù)據(jù)移動到信道緩沖器中。
為達成成至少一上述目的，一種可配置的內存系統(tǒng)，連接一處理系統(tǒng)，可根據(jù)分割模式而選擇性的寫入和讀取數(shù)據(jù)者。該可配置的內存系統(tǒng)為視訊處理系統(tǒng)訊框緩沖器的典型。該視訊處理系統(tǒng)接收數(shù)字電視訊號，將之解調、譯碼、轉換，并將影像顯示在電視屏幕上。該可配置的內存系統(tǒng)包含有一內存組件數(shù)組及可配置的內存控制裝置。該可配置的內存控制裝置連接內存組件數(shù)組，可選擇性對該內存組件數(shù)組寫入及讀取數(shù)據(jù)。該可配置的內存控制裝置尚連接處理系統(tǒng)，可接收處理系統(tǒng)的數(shù)據(jù)及傳送數(shù)據(jù)至處理系統(tǒng)。該內存組件數(shù)組是以SDRAM為較佳。
可配置的內存控制裝置包含一連接內存組件數(shù)組的記憶控制組件，可產生并傳送對內存組件數(shù)組中一所選區(qū)塊選擇性寫入與讀取數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組中的該所選區(qū)塊。該可配置的內存控制裝置尚包含有復數(shù)個控制信道組件，分別藉由控制路徑連接內存控制組件及處理系統(tǒng)。
各控制信道組件從處理系統(tǒng)接收并保留定義該處理系統(tǒng)所需數(shù)據(jù)的至少一分割模式的配置數(shù)據(jù)。該控制信道組件尚定義時序及數(shù)據(jù)的分割模式在憶體組件數(shù)組中的位置。各控制信道組件傳送該分割模式到內存控制組件。
一仲裁器連接于內存控制組件與復數(shù)個控制信道組件之間，可決定各控制信道組件與內存組件數(shù)組中所定義的數(shù)據(jù)分割選擇性寫入與讀取的優(yōu)先權。
可配置的內存系統(tǒng)尚包含復數(shù)個分別連接內存控制組件與處理系統(tǒng)的信道緩沖器。各信道緩沖器可在處理系統(tǒng)及內存組件數(shù)組之間接收、保留和傳送分割模式所定義的數(shù)據(jù)分割，使得處理系統(tǒng)可根據(jù)所需之資料而連續(xù)傳送及接收資料。該通道緩沖器為SRAM。
根據(jù)要發(fā)明另一方面，一種可配置控制對一內存組件數(shù)組選擇性寫入與讀取資料及自一處理系統(tǒng)接收該數(shù)據(jù)與傳送該數(shù)據(jù)至該處理系統(tǒng)的方法，其特征在于，該方法包含以下步驟定義該處理系統(tǒng)所需該數(shù)據(jù)的至少一分割模式，及定義該數(shù)據(jù)的該分割模式于該內存組件數(shù)組中的時序及位置；接收并保留定義該分割模式的配置數(shù)據(jù)；及產生并傳送由該分割模式所定義對該內存組件數(shù)組之一所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組的該所選區(qū)塊；及于該處理系統(tǒng)與該內存組件數(shù)組間保留及傳送由該分割模式所定義的該數(shù)據(jù)的一所定義分割。


圖1為習用具有由內存系統(tǒng)建構訊框緩沖器的視訊處理系統(tǒng)的方塊圖；圖2為本發(fā)明具有由可配置的內存系統(tǒng)所建構訊框緩沖器的視訊處理系統(tǒng)的方塊圖；及圖3為本發(fā)明可配置內存系統(tǒng)的實體結構封裝圖。
附圖標號說明5-數(shù)字電視處理器；10-數(shù)字視訊訊號；105-視訊處理器；115-內存控制器；120-內存；125-可配置內存控制器；130-仲裁器；135a～135d-可配置信道140-內存接口；145-控制接口；15-內存控制器；150-數(shù)據(jù)接口；155a～155d-線緩沖器；20-內存；200-基板；205-內存晶粒；210-可模塊化配置內存控制器晶粒；215-引線接合；220-引線接合225-輸入/輸出接點；25-視訊訊號；40-分離器；45-串流處理器；50-視訊譯碼器；55-繪圖引擎60-視訊格式轉換器；70a～70d線緩沖器；80-直接內存存取接口；85-內存控制功能。
具體實施例方式
請參閱圖2，是本發(fā)明數(shù)字視訊處理系統(tǒng)的方塊圖。如圖所示，其主要構造包含有一視訊處理器105用以接收、解調及將數(shù)字視訊訊號10轉換為可顯示于顯示器上的視訊訊號25格式。視訊處理器105的結構系如上所述，惟，視訊處理器105與內存系統(tǒng)間的接口被簡化為一數(shù)據(jù)流接口，也就是沒有地址或數(shù)據(jù)讀取/寫入控制。
視訊處理器105要求視訊數(shù)據(jù)需具有特定的可程控的格式，使得簡化的數(shù)據(jù)流接口成為可行的。內存120根據(jù)視訊處理器105各種功能的需求被規(guī)劃為各式訊框緩沖器。由于分割格式是于可模塊化配置的內存控制器115中以程控，視訊處理器105對內存120的存取時間將會與SRAM一樣快，而內存的總容量與DRAM系統(tǒng)一樣大，如此可降低整體內存的成本。
內存接口140的復雜性被隱藏于視訊處理器105之外，故視訊處理器105的設計復雜性大幅降低。視訊處理器105與可模塊化配置內存控制器115間的接口可以程控可配置的信道135a、135b、135c及135d，藉以初始化對內存120寫入及讀取的適當存取。該接口尚可根據(jù)在可配置信道135a、135b、135c及135d中程控的分割格式，提供視訊數(shù)據(jù)分割轉換的數(shù)據(jù)接口150。此時，該接口可如串行接口般簡單地在所需的頻寬下運作，藉以提供視訊處理器105的各功能單元所需的速度。
控制接口145與數(shù)據(jù)接口150分別連接線緩沖器155a、155b、155c及155d。線緩沖器接收在視訊處理器105與內存120之間被傳送的數(shù)據(jù)。線緩沖器155a、155b、155c及155d是以SRAM內存配置為高速緩存，用以保存所定義欲傳送的數(shù)據(jù)分割。線緩沖器155a、155b、155c及155d提供適當?shù)臅r序和格式以確保視訊處理器105能傳送和接收數(shù)據(jù)分割而無需內存120的等待狀態(tài)。數(shù)據(jù)分割是由存取分割模式所定義?？膳渲玫男诺?35a、135b、135c及135d是程序設定控制其與內存120間的存取分割模式，無需視訊處理器105介入。
可配置的DRAM內存控制器125從可配置信道135a、135b、135c及135d接收分割模式，并產生適當?shù)膶λx擇的內存區(qū)塊120進行選擇性寫入及讀取數(shù)據(jù)所需的地址、時序及控制訊號。利用一仲裁器130決定視訊處理器105中各功能的優(yōu)先權，當復數(shù)個作業(yè)同時被要求執(zhí)行時，可傳送該可配置DRAM內存控制器125欲存取的分割模式的優(yōu)先權，藉以確保維持視訊訊號25傳送到顯示器所需的視訊數(shù)據(jù)的傳送。
在較佳實施例中，內存120是使用SDRAM內存為較佳。此外，各式內存技術，如靜態(tài)隨機存取內存(SRAM)、RAMBUS動態(tài)隨機存取內存(RDRAM)或者是其它設計恰當?shù)碾S機存取內存皆可用以實施該內存120，并皆包含于本發(fā)明的意旨。
可配置信道135a、135b、135c及135d保留了分割模式，其定義如下1.一所定義視訊數(shù)據(jù)的分割于內存120中的起始地址。
2.各所定義視訊數(shù)據(jù)分割的區(qū)塊的大小。
3.各所定義視訊數(shù)據(jù)分割的區(qū)塊的偏移量。各區(qū)塊間可分離一固定的地址空間，以利于區(qū)塊的存取。
4.區(qū)塊計數(shù)器的增加/減少旗標。視訊數(shù)據(jù)分割的區(qū)塊可以特定的順序寫入內存120中，然后以相反的順序從內存120讀出。該增加/減少旗標決定視訊數(shù)據(jù)分割的區(qū)塊的順序。
5.重復計數(shù)器用以設定一分割在一特定的作業(yè)中被存取的次數(shù)。
6.增加/減少的偏移量大小提供在多重視訊數(shù)據(jù)分割的存取中，視訊數(shù)據(jù)分割的總偏移量。
7.開始與停止的時序決定各視訊數(shù)據(jù)分割應于何時傳送到視訊處理器105。
8.優(yōu)先權旗標可設各視訊數(shù)據(jù)分割中何者擁有較高的優(yōu)先權，可確保提供視訊處理器105連續(xù)不斷的視訊數(shù)據(jù)流。
可配置信道135a、135b、135c及135d是根據(jù)配置數(shù)據(jù)而程序設定，可控制對內存120進行視訊數(shù)據(jù)寫入或讀取的存取模式，無需視訊處理系統(tǒng)105介入。
本發(fā)明的可模塊化配置內存控制器115可為實施該視訊處理系統(tǒng)的集成電路芯片中的嵌入式電路。在此一形式的實施例中，可模塊化配置內存控制器115與視訊處理系統(tǒng)105之間的控制路徑145與數(shù)據(jù)路徑150為并列數(shù)據(jù)路徑。
另外，該可模塊化配置的內存控制器115亦可以獨立的特殊應用集成電路(application specific integrated circuit；ASIC)芯片的方式實施。則該可模塊化配置的內存控制器115將可設置于一包含有內存120及視訊處理器105的印刷電路板上。在此一實施例中，內存120與可模塊化配置的內存控制器115間的數(shù)據(jù)路徑140，以及可模塊化配置的內存控制器115與視訊處理器105間的控制路徑145及數(shù)據(jù)路徑150，可為一串行式通道，例如高速低電壓差動訊號(low voltage differential signaling；LVDS)界面。
另一種實施態(tài)樣，可將包含有分離式可模塊化配置的內存控制器115的ASIC芯片與內存一起封裝，產生一可配置的視訊內存系統(tǒng)。可模塊化配置內存控制器115的獨立晶粒與內存晶粒堆棧在一起，如圖3所示，形成一整合的可配置視訊內存系統(tǒng)。內存晶粒205利用已知的技術，例如有機黏著劑，固設于基板200上?？赡K化配置的內存控制器晶粒210亦可利用類似的黏著技術固著于內存晶粒205上。該可模塊化配置內存控制器晶粒210的控制和數(shù)據(jù)接口可以LVDS接口實施。該LVDS接口是利用引線接合220連接可模塊化配置內存控制器晶粒210的輸入/輸出接點與基板的輸入/輸出接點225。內存晶粒210的數(shù)據(jù)及控制接口亦利用引線接合215連接內存晶粒210的輸入/輸出接點到可模塊化配置的內存控制器晶粒210。
此一多重晶?？赡K化配置的內存系統(tǒng)可提供一具有低延遲串行式數(shù)據(jù)鏈結路徑、無等待狀態(tài)的高容量DRAM系統(tǒng)。如圖所示的可模塊化配置的內存系統(tǒng)連接及封裝成單邊直列封裝(single in-line package；SIP)態(tài)樣。依此結構，本發(fā)明可模塊化配置的內存系統(tǒng)可在提高一數(shù)字電視系統(tǒng)效能的同時，也降低系統(tǒng)的設計成本。
綜上所述，本發(fā)明的可模塊化配置的內存控制器提供一可執(zhí)行對一內存組件數(shù)組選擇性進行數(shù)據(jù)寫入與數(shù)據(jù)讀取，以及與一處理系統(tǒng)進行數(shù)據(jù)接收與數(shù)據(jù)傳送的功能。視訊處理器105提供配置數(shù)據(jù)，并將的儲存于指定的可配置信道135a、135b、135c及135d中，用以定義視訊處理系統(tǒng)所需求視訊數(shù)據(jù)的分割模式，以及定義數(shù)據(jù)的時序與分割模式在內存120中的位置。視訊處理器120傳送被接收并保留在可配置信道135a、135b、135c及135d中的配置數(shù)據(jù)?？膳渲肈RAM控制器125從可配置信道135a、135b、135c及135d的其中的一接收一指定的分割模式可配置DRAM控制器125根據(jù)分割模式的定義而產生并傳送對內存120中一所選區(qū)塊選擇性寫入及讀取數(shù)據(jù)所需的地址、時序及控制訊號至該內存120中的該所選區(qū)塊。根據(jù)分割模式所定義的視訊數(shù)據(jù)的分割在內存120與線緩沖器155a、155b、155c及155d之間傳送。線緩沖器155a、155b、155c及155d根據(jù)視訊處理器105中適當功能的數(shù)據(jù)需求而連續(xù)傳送所定義的視訊數(shù)據(jù)。仲裁器在控制信道組件中決定一優(yōu)先者，令該優(yōu)先的控制信道組件對內存組件數(shù)組選擇性寫入及讀取所定義的數(shù)據(jù)分割。
以上所述，以上是參考本發(fā)明較佳的實施例而進行說明與描述，熟悉該領域的普通一般技術人員可了解其形式與細節(jié)的各種變化，皆包含于本發(fā)明的精神與范圍之中。
權利要求
1.一種可配置的內存控制裝置，連接一內存組件數(shù)組，可對該內存組件數(shù)組選擇性寫入及讀取數(shù)據(jù)；并連接一處理系統(tǒng)，以自該處理系統(tǒng)接收該數(shù)據(jù)和傳送該數(shù)據(jù)至該處理系統(tǒng)；其特征在于，該可配置的內存控制裝置包含一內存控制組件，連接該內存組件數(shù)組，可產生并傳送對該內存組件數(shù)組的所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組的該所選區(qū)塊；復數(shù)個控制信道組件，經由一控制路徑而連接該內存控制器與該處理系統(tǒng)；各控制信道組件從該處理系統(tǒng)接收并保留配置數(shù)據(jù)，該配置數(shù)據(jù)定義該處理系統(tǒng)所需該數(shù)據(jù)的至少一分割模式，并定義該數(shù)據(jù)的該分割模式于該內存組件數(shù)組中的時序及位置，及各控制信道組件傳送該分割模式到該內存控制組件；及復數(shù)個信道緩沖器，連接內存控制組件與處理系統(tǒng)，各信道緩沖器在該處理系統(tǒng)與該內存組件數(shù)組間分別接收、保留及傳送由該分割模式所定義的該數(shù)據(jù)之一所定義的分割。
2.如權利要求1所述的可配置內存控制裝置，其特征在于，包含一仲裁器，連接于該內存控制組件與復數(shù)個控制信道組件之間，用以決定該控制信道組件中之一優(yōu)先者，令該優(yōu)先者對該內存組件數(shù)組選擇性寫入及讀取該所定義的數(shù)據(jù)分割。
3.如權利要求1所述的可配置內存控制裝置，其特征在于，該內存組件數(shù)組為SDRAM內存。
4.如權利要求1所述的可配置內存控制裝置，其特征在于，該信道緩沖器為SRAM內存。
5.如權利要求1所述的可配置內存控制裝置，其特征在于，該處理系統(tǒng)為視訊處理系統(tǒng)。
6.如權利要求1所述的可配置內存控制裝置，其特征在于，該處理系統(tǒng)接收、解調、譯碼及轉換數(shù)字電視訊號，以顯示于一電視屏幕。
7.如權利要求1所述的可配置內存控制裝置，其特征在于，該內存控制組件根據(jù)該分割模式而產生對該內存組件數(shù)組寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號。
8.一種可配置的內存系統(tǒng)，連接一處理系統(tǒng)，可根據(jù)分割模式選擇性寫入及讀取資料，其特征在于，包含有一內存組件數(shù)組；一可配置的內存控制裝置，連接該內存組件數(shù)組，可對該內存組件數(shù)組選擇性寫入及讀取數(shù)據(jù)；連接該處理系統(tǒng)，可自該處理系統(tǒng)接收該數(shù)據(jù)及傳送該數(shù)據(jù)到該處理系統(tǒng)；該可配置的內存控制裝置包含一內存控制組件，連接該內存組件數(shù)組，用以產生并傳送對該內存組件數(shù)組中所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組中的該所選區(qū)塊；復數(shù)個控制信道組件，經由一控制路徑而連接該內存控制器與該處理系統(tǒng)，各控制信道組件從該處理系統(tǒng)接收并保留配置數(shù)據(jù)，該配置數(shù)據(jù)定義該處理系統(tǒng)所需該數(shù)據(jù)的至少一分割模式，并定義該數(shù)據(jù)的該分割模式于該內存組件數(shù)組的時序及位置，及各控制信道組件傳送該分割模式到該內存控制組件；及復數(shù)個信道緩沖器，連接內存控制組件與處理系統(tǒng)，各信道緩沖器在該處理系統(tǒng)與該內存組件數(shù)組間分別接收、保留及傳送由該分割模式所定義的該數(shù)據(jù)之一所定義的分割。
9.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該可配置內存控制裝置包含有一仲裁器，連接于該內存控制組件與復數(shù)個控制信道組件之間，用以決定該控制信道組件中的一優(yōu)先者，令該優(yōu)先者對該內存組件數(shù)組選擇性寫入及讀取該所定義的數(shù)據(jù)分割。
10.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該內存組件數(shù)組為SDRAM內存。
11.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該信道緩沖器為SRAM內存。
12.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該處理系統(tǒng)為視訊處理系統(tǒng)。
13.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該處理系統(tǒng)接收、解調、譯碼及轉換數(shù)字電視訊號，以顯示于一電視屏幕。
14.如權利要求8所述的可配置內存系統(tǒng)，其特征在于，該內存控制組件根據(jù)該分割模式而產生對該內存組件數(shù)組寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號。
15.一種數(shù)字視訊系統(tǒng)包含其特征在于，一視訊處理器，用以接收、解調及轉換數(shù)字視訊訊號，以顯示于一監(jiān)視器；一可配置內存系統(tǒng)，連接視訊處理器，可根據(jù)分割模式選擇性寫入及讀取資料，包含有一內存組件數(shù)組；一可配置內存控制裝置，連接該內存組件數(shù)組，可對該內存組件數(shù)組選擇性寫入及讀取數(shù)據(jù)；連接該視訊處理器，可自該視訊處理器接收該數(shù)據(jù)及傳送該數(shù)據(jù)到該視訊處理器；該可配置的內存控制裝置包含一內存控制組件，連接該內存組件數(shù)組，用以產生并傳送對該內存組件數(shù)組中所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組中的該所選區(qū)塊；復數(shù)字控制信道組件，經由一控制路徑而連接該內存控制器與該視訊處理器；各控制信道組件從該視訊處理器接收并保留配置數(shù)據(jù)，該配置數(shù)據(jù)定義該視訊處理器所需該數(shù)據(jù)的至少一分割模式，并定義該數(shù)據(jù)的該分割模式于該內存組件數(shù)組的時序及位置，及各控制信道組件傳送該分割模式到該內存控制組件；及復數(shù)個信道緩沖器，連接內存控制組件與視訊處理器，各信道緩沖器在該視訊處理器與該內存組件數(shù)組間分別接收、保留及傳送由該分割模式所定義的該數(shù)據(jù)之一所定義的分割。
16.如權利要求14所述的數(shù)字視訊處理系統(tǒng)，其特征在于，該可配置內存控制裝置包含有一仲裁器，連接于該內存控制組件與復數(shù)個控制信道組件之間，用以決定該控制信道組件中之一優(yōu)先者，令該優(yōu)先者對該內存組件數(shù)組選擇性寫入及讀取該所定義的數(shù)據(jù)分割。
17.如權利要求14所述的數(shù)字視訊處理系統(tǒng)，其特征在于，該內存組件數(shù)組為SDRAM內存。
18.如權利要求14所述的數(shù)字視訊處理系統(tǒng)，其特征在于，該信道緩沖器為SRAM內存。
19.如權利要求14所述的數(shù)字視訊處理系統(tǒng)，其特征在于，該數(shù)字視訊處理系統(tǒng)接收數(shù)字電視訊號，將之解調、譯碼及轉換以顯示于一電視屏幕。
20.如權利要求14所述的數(shù)字視訊處理系統(tǒng)，其特征在于，該內存控制組件根據(jù)該分割模式而產生對該內存組件數(shù)組寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號。
21.一種可配置控制對一內存組件數(shù)組選擇性寫入與讀取資料及自一處理系統(tǒng)接收該數(shù)據(jù)與傳送該數(shù)據(jù)至該處理系統(tǒng)的方法，其特征在于，該方法包含以下步驟定義該處理系統(tǒng)所需該數(shù)據(jù)的至少一分割模式，及定義該數(shù)據(jù)的該分割模式于該內存組件數(shù)組中的時序及位置；接收并保留定義該分割模式的配置數(shù)據(jù)；及產生并傳送由該分割模式所定義對該內存組件數(shù)組之一所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組的該所選區(qū)塊；及于該處理系統(tǒng)與該內存組件數(shù)組間保留及傳送由該分割模式所定義的該數(shù)據(jù)的一所定義分割。
22.如權利要求21所述的方法，其特征在于，尚包含以下步驟決定該控制信道組件中之一優(yōu)先者，令該優(yōu)先者對該內存組件數(shù)組選擇性寫入及讀取該定義的數(shù)據(jù)分割。
23.如權利要求21所述的方法，其特征在于，該內存組件數(shù)組為SDRAM內存。
24.如權利要求21所述的方法，其特征在于，該保留及傳送由該分割模式所定義的該數(shù)據(jù)的該所定義分割的步驟，是由信道緩沖實施，該信道緩沖器可以SRAM內存實施。
25.如權利要求21所述的方法，其特征在于，該處理系統(tǒng)為視訊處理系統(tǒng)。
26.如權利要求21所述的方法，其特征在于，該處理系統(tǒng)接收、解調、譯碼及轉換數(shù)字電視訊號以顯示于一電視屏幕。
27.一種可配置控制對一內存組件數(shù)組選擇性寫入與讀取數(shù)據(jù)及自一處理系統(tǒng)接收該數(shù)據(jù)與傳送該數(shù)據(jù)到該處理系統(tǒng)的裝置，其特征在于，該裝置包含一可定義該處理系統(tǒng)所需的該數(shù)據(jù)的至少一分割模式，及可定義該數(shù)據(jù)的該分割模式在內存組件數(shù)組中的時序及位置的裝置；一可接收及保留所定義的該分割模式的配置數(shù)據(jù)的裝置；及一可根據(jù)該分割模式的定義產生及傳送對該內存組件數(shù)組的所選區(qū)塊選擇性寫入及讀取該數(shù)據(jù)所需的地址、時序及控制訊號至該內存組件數(shù)組的該所選區(qū)塊的裝置；及一可于該處理系統(tǒng)與該內存組件數(shù)組間保留及傳送由該分割模式所定義的該數(shù)據(jù)之一所定義分割的裝置。
28.如權利要求27所述的裝置，其特征在于，包含一可決定該控制信道組件中之一優(yōu)先者，并令該優(yōu)先者對該內存組件數(shù)組選擇性寫入及讀取該所定義的數(shù)據(jù)分割。
29.如權利要求27所述的裝置，其特征在于，該內存組件數(shù)組為SDRAM內存。
30.如權利要求27所述的裝置，其特征在于，該可保留及傳送由該分割模式所定義的該數(shù)據(jù)的該所定義分割的裝置包含有信道緩沖器，該信道緩沖器為SRAM內存。
31.如權利要求27所述的裝置，其特征在于，該處理系統(tǒng)為視訊處理系統(tǒng)。
32.如權利要求27所述的裝置，其特征在于，該處理系統(tǒng)接收、解調、譯碼及轉換數(shù)字電視訊號以顯示于一電視屏幕。
全文摘要
本發(fā)明涉及一種可配置的內存系統(tǒng)，可提供高頻寬、低延遲及無等待狀態(tài)的內存系統(tǒng)的數(shù)據(jù)路徑，可作為數(shù)字視訊處理系統(tǒng)的訊框緩沖器?？膳渲脙却嫦到y(tǒng)具有可配置的信道，可程序化控制內存控制器的存取模式。一旦可配置的信道被程序設定后，則內存控制器可產生對內存組件數(shù)組中所選區(qū)塊選擇性寫入及讀取數(shù)據(jù)所需的地址、時序及控制訊號，可連續(xù)存取內存及移動數(shù)據(jù)到信道緩沖器。信道緩沖器可于處理系統(tǒng)與內存組件數(shù)組之間接收、保留及傳送由分割模式所定義的數(shù)據(jù)分割，如此，處理系統(tǒng)可根據(jù)其數(shù)據(jù)需求而連續(xù)傳送及接收資料。
文檔編號H04N7/015GK1766858SQ200510124038
公開日2006年5月3日 申請日期2005年11月23日 優(yōu)先權日2005年6月22日
發(fā)明者張一介, 陳冠夫 申請人:鈺創(chuàng)科技股份有限公司