專利名稱：多模圖像編解碼芯片中的系數(shù)縮放計算模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種多模圖像編解碼芯片中的運(yùn)算單元，特別是一種多模圖像編解碼芯片中的系數(shù)縮放計算模塊。
背景技術(shù)：
在現(xiàn)今的圖像編解碼技術(shù)領(lǐng)域，由于多種編解碼標(biāo)準(zhǔn)會在很長一段時間內(nèi)并存，因此能夠兼容等多種標(biāo)準(zhǔn)將成為圖像芯片產(chǎn)品必備的特性。這種有多種圖像編碼和解碼算法共存，兼容多種協(xié)議的芯片被稱為“多模圖像編解碼芯片”。目前多模圖像編解碼芯片設(shè)計主要的一種技術(shù)路線，是在原有的某個協(xié)議的編解碼核以外，增加其他協(xié)議的編解碼核。如對于WMV9協(xié)議和MPEG4協(xié)議的編解碼算法中，其系數(shù)預(yù)測中的系數(shù)縮放運(yùn)算是分別按照各自的系數(shù)縮放運(yùn)算公式進(jìn)行。
MPEG4協(xié)議的系數(shù)縮放計算公式為(QFA*QPA)//QPx，①其中QFA為系數(shù)，QPA為量化參數(shù)，QPX為量化參數(shù)，其取值范圍為1～31間整數(shù)，包括1和31。
WMV9協(xié)議的系數(shù)縮放計算公式為DCP‾=(DCP*DCSTEPP*DQScale[DCSTEPc]+0x20000)>>18]]>②其中DCp為系數(shù)，DCSTEPp為量化參數(shù)，DCSTEPc為索引參數(shù)，其取值范圍為1～31間整數(shù)，包括1和3l，DQScale[DCSTEPc]為以DCSTEPc為變量的函數(shù)，其值列表如下DCSTEPcDQScale[DCSTEPc]1262144
2 1310723 873814 65536…8 32768…11 23831…14 18725…18 14564…22 11916…26 10082…28 936229 903930 87383 18456。
在多模圖像編解碼芯片中，為了按照上述公式實現(xiàn)這兩種協(xié)議的系數(shù)縮放計算，現(xiàn)有技術(shù)中不得不采用兩個不同的運(yùn)算單元分別計算，因此，硬件模塊數(shù)量的增加勢必會加大芯片面積，增加產(chǎn)品成本。

發(fā)明內(nèi)容
本發(fā)明的目的是針對現(xiàn)有技術(shù)的不足，提供一種可降低多模圖像編解碼芯片成本的系數(shù)縮放計算模塊。
為了解決上述技術(shù)問題，本發(fā)明所采取的技術(shù)方案是一種多模圖像編解碼芯片中的系數(shù)縮放計算模塊，包括運(yùn)算單元、第一信號輸入端、第二信號輸入端、第三信號輸入端以及信號輸出端，其中所述第一信號輸入端連接用于WMV9協(xié)議的系數(shù)縮放計算的系數(shù)DCp和量化參數(shù)DCSTEPp中的一個，以及用于MPEG4協(xié)議的系數(shù)縮放計算的系數(shù)QFA和量化參數(shù)QPA中的一個；所述第二信號輸入端連接所述系數(shù)DCp和量化參數(shù)DCSTEPp中的另一個，以及所述系數(shù)QFA和量化參數(shù)QPA中的另一個；所述第三信號輸入端連接WMV9協(xié)議的系數(shù)縮放計算公式中的索引參數(shù)DCSTEPc，以及用于MPEG4協(xié)議的系數(shù)縮放計算的量化參數(shù)QPX；所述運(yùn)算單元將從第一信號輸入端、第二信號輸入端和第三信號輸入端輸入的參數(shù)依照公式 ,進(jìn)行系數(shù)縮放計算，并將計算結(jié)果從所述信號輸出端輸出。
優(yōu)選的，所述運(yùn)算單元由乘法器和除法器構(gòu)成，所述乘法器用于實現(xiàn)系數(shù)縮放計算中的參數(shù)間的乘法計算，所述除法器用于實現(xiàn)系數(shù)縮放運(yùn)算中的參數(shù)間的除法計算。
進(jìn)一步的，所述乘法器的兩個乘數(shù)輸入端可以分別連接所述第一信號輸入端和第二信號輸入端，其乘積輸出端連接所述除法器的被除數(shù)輸入端，所述除法器的除數(shù)輸入端連接所述第三信號輸入端，其商輸出端連接所述信號輸出端。
進(jìn)一步的，所述除法器的被除數(shù)輸入端可以連接所述第一信號輸入端，所述除數(shù)輸入端連接所述第三信號輸入端，其商輸出端連接所述乘法器的一個乘數(shù)輸入端，所述乘法器的另一個乘數(shù)輸入端連接所述第二信號輸入端，所述乘法器的乘積輸出端連接所述信號輸出端。
進(jìn)一步的，所述除法器可以采用流水線除法器替代。
優(yōu)選的，所述運(yùn)算單元可以由乘加器和倒數(shù)表構(gòu)成，所述乘加器用于實現(xiàn)系數(shù)縮放計算中的系數(shù)間乘法和加法的計算，所述倒數(shù)表內(nèi)存儲索引參數(shù)DCSTEPc和量化參數(shù)QPX的倒數(shù)，并以輸入的索引參數(shù)DCSTEPc或量化參數(shù)QPX為索引，輸出對應(yīng)的倒數(shù)值。
進(jìn)一步的，所述乘加器的兩個乘數(shù)輸入端可以分別連接第一信號輸入端和第二信號輸入端，其加數(shù)輸入端用于輸入?yún)?shù)0x20000，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述乘加器的兩個乘數(shù)輸入端中的一個，所述乘加器的兩個乘數(shù)輸入端中的另一個還與其輸出端連接，所述信號輸出端連接所述乘加器的輸出端。
進(jìn)一步的，所述乘加器可以設(shè)置有兩個，包括第一乘加器和第二乘加器，其中第一乘加器的兩個乘數(shù)輸入端分別連接第一信號輸入端和第二信號輸入端，其輸出端連接所述第二乘加器的一個乘數(shù)輸入端，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述第二乘加器的另一個乘數(shù)輸入端，所述第二乘加器的加數(shù)輸入端輸入?yún)?shù)0x20000，其輸出端連接所述信號輸出端。
進(jìn)一步的，所述第一乘加器可以采用乘法器代替。
優(yōu)選的，所述量化參數(shù)QPX和索引參數(shù)DCSTEPc的取值范圍可以為1至31之間的整數(shù)，且包括整數(shù)1和31。
在上述技術(shù)方案中，本發(fā)明由于實現(xiàn)了采用一個硬件模塊，即一個運(yùn)算單元，就可實現(xiàn)MPEG4和WMV9兩種協(xié)議下的系數(shù)縮放計算，相對現(xiàn)有技術(shù)，可以簡化多模圖像編解碼芯片中硬件結(jié)構(gòu)，降低成本、節(jié)省芯片面積。


附圖1為本發(fā)明的實施例1的結(jié)構(gòu)方框圖；附圖2為本發(fā)明的實施例1的運(yùn)算時序圖；附圖3為本發(fā)明的實施例2的結(jié)構(gòu)方框圖；附圖4為本發(fā)明的實施例3的結(jié)構(gòu)方框圖；附圖5為本發(fā)明的實施例3的運(yùn)算時序圖；附圖6為本發(fā)明的實施例4的結(jié)構(gòu)方框圖；附圖7為本發(fā)明的實施例4的運(yùn)算時序圖。
具體實施例方式
下面將結(jié)合說明書附圖及具體實施例對本發(fā)明作進(jìn)一步詳細(xì)說明。
本發(fā)明的技術(shù)核心是，采用一個硬件模塊，實現(xiàn)MPEG4協(xié)議和WMV9協(xié)議的系數(shù)縮放計算。
首先，有必要解釋本發(fā)明可以采用一個硬件模塊的理由。
分析WMV9協(xié)議的函數(shù)DQScale[DCSTEPc]的值，可以發(fā)現(xiàn)它們可表示為262144d＝40000H＝218/1，131072d＝20000H＝218/2，87381d＝15555H＝218/3，65536d＝10000H＝218/4，…32768d＝8000H＝218/8，…21845d＝5555H＝218/12，…16384d＝4000H＝218/16，…13107d＝3333H＝218/20，…10923d＝2AABH＝218/24，…9362d＝2492H＝218/28，…8456d＝2108H＝218/31。
經(jīng)過上述歸納，我們發(fā)現(xiàn)現(xiàn)有技術(shù)中函數(shù)DQScale[DCSTEPc]的查找表是一個倒數(shù)表，它存儲的數(shù)據(jù)為19bit的無符號數(shù)，乘法完成后右移18bit正是對應(yīng)著除以218。
由上述歸納也可總結(jié)出一個公式
DQScale[DCSTEPc]＝218/DCSTEPc③將該公式代入公式2中，得到DCP‾=(DCP*DCSTEPP*218/DCSTEPc+0x20000)>>18]]>④對比公式1和公式4，可以發(fā)現(xiàn)兩個公式中都存在一個乘法和一個除法，即可表示為Y＝A*B/C，另外，作為除數(shù)的WMV9協(xié)議的系數(shù)縮放計算公式中的索引參數(shù)DCSTEc，以及MPEG4協(xié)議的系數(shù)縮放計算的量化參數(shù)QPX，二者的取值范圍都為1～31之間的整數(shù)，包括1和31。因此它們的倒數(shù)值也可由公式3表示。
另外，公式2和公式4中由于需要計算結(jié)果右移18bit，那么加上0x20000的實質(zhì)是四舍五入。
并且公式4中，由于乘法和除法計算完成后，需要將結(jié)果乘以218，即將結(jié)果左移18位。在進(jìn)行加法計算后，又需要將結(jié)果右移18位。如此，該公式可以簡化為DCP‾=DCP*DCSTEPPDCSTEPc]]>⑤由此分析可知，MPEG4協(xié)議的系數(shù)縮放計算的公式1，和WMV9協(xié)議的系數(shù)縮放公式2均可以表示為Y＝A*B/C，其中C為量化參數(shù)QPX或索引參數(shù)DCSTEPc；亦可表示為Y＝A*B*D，其中D為量化參數(shù)QPX或索引參數(shù)DCSTEPc的倒數(shù)值。
這樣，我們就找到了MPEG4協(xié)議和WMV9協(xié)議的系數(shù)縮放計算的相同點，從而可以采用一個運(yùn)算單元，實現(xiàn)兩種協(xié)議的系數(shù)縮放計算。
實施例1參考圖1，本實施例提供的一種多模圖像編解碼芯片中的系數(shù)縮放計算模塊，包括運(yùn)算單元A、第一信號輸入端1、第二信號輸入端2、第三信號輸入端3以及信號輸出端4，其中所述第一信號輸入端1同時連接用于WMV9協(xié)議的系數(shù)縮放計算的系數(shù)DCp和量化參數(shù)DCSTEPp中的一個，以及用于MPEG4協(xié)議的系數(shù)縮放計算的系數(shù)QFA和量化參數(shù)QPA中的一個；本實施例中，所述第一信號輸入端1連接系數(shù)DCp和系數(shù)QFA。
所述第二信號輸入端2同時連接所述系數(shù)DCp和量化參數(shù)DCSTEPp中的另一個，以及所述系數(shù)QFA和量化參數(shù)QPA中的另一個；本實施例中，所述第二信號輸入端2連接量化參數(shù)DCSTEPp和量化參數(shù)QPA。
所述第三信號輸入端3同時連接WMV9協(xié)議的系數(shù)縮放計算公式中的索引參數(shù)DCSTEPc，以及用于MPEG4協(xié)議的系數(shù)縮放計算的量化參數(shù)QPX；所述運(yùn)算單元A將從第一信號輸入端1、第二信號輸入端2和第三信號輸入端3輸入的參數(shù)依照公式 ,進(jìn)行系數(shù)縮放計算，并將計算結(jié)果從所述信號輸出端4輸出。
本實施例中，所述運(yùn)算單元A由乘法器和除法器構(gòu)成，所述乘法器用于實現(xiàn)系數(shù)縮放計算中的參數(shù)間的乘法計算，所述除法器用于實現(xiàn)系數(shù)縮放運(yùn)算中的參數(shù)間的除法計算。
所述乘法器的兩個乘數(shù)輸入端分別連接所述第一信號輸入端1和第二信號輸入端2，其乘積輸出端連接所述除法器的被除數(shù)輸入端，所述除法器的除數(shù)輸入端連接所述第三信號輸入端3，其商輸出端連接所述信號輸出端4。
本實施例提供的計算模塊，在進(jìn)行WMV9協(xié)議的系數(shù)縮放計算時，自第一信號輸入端1獲得系數(shù)DCp，自第二信號輸入端2獲得量化參數(shù)DCSTEPp，自第三信號輸入端3獲得索引參數(shù)DCSTEPc。在乘法器中，完成系數(shù)DCp與量化參數(shù)DCSTEPp的乘法運(yùn)算，并將該乘積作為被除數(shù)輸入除法器，在除法器中完成與索引參數(shù)DCSTEPc除的計算，從而直接得到WMV9的系數(shù)縮放計算結(jié)果。
在進(jìn)行MPEG4協(xié)議的系數(shù)縮放計算時，自第一信號輸入端1獲得系數(shù)QFA，自第二信號輸入端2獲得量化參數(shù)QPA，自第三信號輸入端3獲得量化參數(shù)QPX。在乘法器中，完成系數(shù)QFA與量化參數(shù)QPA的乘法運(yùn)算，并將該乘積作為被除數(shù)輸入除法器，在除法器中完成與量化參數(shù)QPX除的計算，從而直接得到MPEG4協(xié)議的系數(shù)縮放計算結(jié)果。
為了驗證本實施例方案的性能，我們采用Synopsys公司的單元庫所提供的乘法器和除法器來實現(xiàn)該方案。具體為確定系統(tǒng)的工作時鐘為166M，所以模塊的關(guān)鍵路徑，其延時應(yīng)小于6ns。
乘法用一個乘法器DW02_mult#(A_WIDTH＝12，B_WIDTH＝6)實現(xiàn)，除法用一個17/6的除法器實現(xiàn)。
首先估計乘法器的面積，其報告文件如下****************************************ReportareaDesignVDEC_SMULTI12X6P0(Synopsys公司的單元庫中乘法器的名稱)****************************************Library(s)UsedUMC018AG_AASW (單元庫的名稱)Total area8298.486328 (估計的面積值)該乘法器的關(guān)鍵路徑為5.58ns，小于6ns，因此可以在一個時鐘周期內(nèi)完成此運(yùn)算。
下面我們估計除法器，調(diào)用DW02_divide模塊，它的面積報告文件為****************************************ReportareaDesigndw_div****************************************Library(s)UsedUMC018AG_AASWTotal area45839.781250該除法器的關(guān)鍵路徑為20.00ns，需要在4個時鐘周期內(nèi)完成。
由上述估計可以看出
本方案的面積一個乘法器和一個除法器面積的和8298+45839＝54137本方案的時序如圖2所示。
受除法器關(guān)鍵路徑的限制，這種方案的運(yùn)算頻率為每4個周期完成一次運(yùn)算。
實施例2參考圖3，本實施例與實施例1的差別僅僅在于先將第一信號輸入端1連接的參數(shù)與第三信號輸入端3連接的參數(shù)進(jìn)行除法運(yùn)算，然后將第二信號輸入端2連接的參數(shù)與除法運(yùn)算的結(jié)果相乘。
實施例3參考圖4，本實施例與實施例1的差別僅僅在于采用流水線除法器替代這種替代將引起模塊的速度、面積和功耗等方面的性能改變。對此我們驗證如下確定系統(tǒng)的工作時鐘為166M，所以模塊的關(guān)鍵路徑，其延時應(yīng)小于6ns。
除法器改為流水線結(jié)構(gòu)可以提高系統(tǒng)的數(shù)據(jù)速率，它的算法來自二進(jìn)制除法的手動計算。我們在一級流水線內(nèi)完成兩次減法，那么它需要的流水線級數(shù)為(17+6)/2＝11.5即我們需要12級流水線估計除法器的面積，其報告文件如下****************************************ReportareaDesignADCP_SCALE_PE****************************************
Library(s)UsedUMC018AG_AASWTotal area69986.791052流水線除法器的關(guān)鍵路徑的時間為5.72ns。
因此，本方案的面積一個乘法器和一個流水線除法器面積的和8298+69986＝78284本方案的時序參考附圖5所示。由于它采用了流水線結(jié)構(gòu)，它在每個周期都可以接收一個新的運(yùn)算。不過，它的等待時間為13個周期。
前面給出的3種實施例中，均是采用Y＝A*B/C這種模型實現(xiàn)運(yùn)算單元的。下面將給出采用Y＝A*B*D模型實現(xiàn)運(yùn)算單元的實施例。
實施例4參考圖6，本實施例的三個信號輸入端所連接的參數(shù)可以與實施例1相同。其運(yùn)算單元A由乘加器和倒數(shù)表構(gòu)成，所述乘加器用于實現(xiàn)系數(shù)縮放計算中的系數(shù)間乘法和加法的計算，所述倒數(shù)表內(nèi)存儲索引參數(shù)DCSTEPc和量化參數(shù)QPX的倒數(shù)，并以輸入的索引參數(shù)DCSTEPc或量化參數(shù)QPX為索引，輸出對應(yīng)的倒數(shù)值。
雖然圖6中示出的是兩個乘加器，但這兩個乘加器實際上是同一個乘加器，我們分時使用它，從而完成不同的計算步驟。
該乘加器的兩個乘數(shù)輸入端分別連接第一信號輸入端和第二信號輸入端，其加數(shù)輸入端輸入?yún)?shù)0x20000，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述乘加器的兩個乘數(shù)輸入端中的一個，所述乘加器的兩個乘數(shù)輸入端中的另一個還與其輸出端連接，所述信號輸出端連接所述乘加器的輸出端。
本系數(shù)縮放計算模塊工作時，在進(jìn)行WMV9協(xié)議的系數(shù)縮放計算時，自第一信號輸入端1獲得系數(shù)DCp，自第二信號輸入端2獲得量化參數(shù)DCSTEPp，自第三信號輸入端3獲得索引參數(shù)DCSTEPc。乘加器首先完成系數(shù)DCp與量化參數(shù)DCSTEPp的乘法運(yùn)算，然后在下一個時序?qū)⑺贸朔e輸入到其一個乘數(shù)輸入端，同時倒數(shù)表將索引參數(shù)DCSTEPc作為索引，從其存儲的倒數(shù)中查找到對應(yīng)的倒數(shù)，如DCSTEPc為1時，查找到其倒數(shù)為262144，為2時，查找到其倒數(shù)為131072......從而將該查找值輸出到乘加器的另一個乘數(shù)輸入端，乘加器將兩個乘數(shù)輸入端的值進(jìn)行相乘，并加上其加數(shù)輸入端上的參數(shù)0x20000，最后將結(jié)果通過信號輸出端4輸出。在實際應(yīng)用中，需將該結(jié)果的二進(jìn)制值右移18位，即取信號輸出端4輸出結(jié)果的第19位作為最終的WMV9協(xié)議下的系數(shù)縮放計算結(jié)果。
在進(jìn)行MPEG4協(xié)議的系數(shù)縮放計算時，乘加器首先將自第一信號輸入端1獲得的系數(shù)QFA與自第二信號輸入端2獲得的量化參數(shù)QPA相乘，完成后在下一個時序?qū)⑵涑朔e輸入到其一個乘數(shù)輸入端，同時，其另一個乘數(shù)輸入端獲得倒數(shù)表根據(jù)第三信號輸入端3輸入的量化參數(shù)QPX而查找輸出的倒數(shù)值，乘加器將這兩個值進(jìn)行相乘。在MPEG4協(xié)議中，乘加器的加法輸入端不輸入任何值。完成所有的乘法運(yùn)算后，乘加器將最后獲得的乘積作為最終的系數(shù)縮放結(jié)果輸出到信號輸出端4。
系統(tǒng)驗證如下確定系統(tǒng)的工作時鐘為166M，所以模塊的關(guān)鍵路徑，其延時應(yīng)小于6ns。
使用一個乘加器MAC_DW20X17，來完成上述運(yùn)算。
它的面積評估文件為****************************************ReportareaDesignMAC_ADCP****************************************Library(s)UsedUMC018AG_AASWTotal area67587.320312估計乘加器的時序，其報告文件中關(guān)鍵路徑的時間為5.08ns
它的時序圖如圖7所示。
它完成一次運(yùn)算需要2個時鐘周期。
另外，本領(lǐng)域內(nèi)的普通技術(shù)人員都應(yīng)當(dāng)知道，本實施例的技術(shù)構(gòu)思還可以采用多種方案實現(xiàn)，如可采用兩個乘加器，包括第一乘加器和第二乘加器，其中第一乘加器的兩個乘數(shù)輸入端分別連接第一信號輸入端和第二信號輸入端，其輸出端連接所述第二乘加器的一個乘數(shù)輸入端，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述第二乘加器的另一個乘數(shù)輸入端，所述第二乘加器的加數(shù)輸入端輸入?yún)?shù)0x20000，其輸出端連接所述信號輸出端。
再如，可采用乘法器和加法器的組合替代所述乘加器。
又如，可采用乘法器替代所述的第一乘加器。
還如，可以改變倒數(shù)表輸出端連接位置，使運(yùn)算單元先完成第一信號輸入端或第二信號輸入端輸入的參數(shù)與倒數(shù)表的輸出值之間的乘法運(yùn)算，然后再完成余下的乘法和加法運(yùn)算。
……盡管本發(fā)明以上述實施例來對多模圖像編解碼芯片中的系數(shù)縮放計算模塊進(jìn)行詳細(xì)地說明，但是本發(fā)明并不僅限于以上的實施例，并且可以延伸到本領(lǐng)域的普通技術(shù)人員通過閱讀以上的實施例而想到的顯而易知的實施例。
因此，本領(lǐng)域的普通技術(shù)人員對本發(fā)明的多模圖像編解碼芯片中的系數(shù)縮放計算模塊所作出的任何變更或者修飾，理應(yīng)落在本發(fā)明所要求保護(hù)的權(quán)利要求范圍之內(nèi)。
權(quán)利要求
1.一種多模圖像編解碼芯片中的系數(shù)縮放計算模塊，包括運(yùn)算單元、第一信號輸入端、第二信號輸入端、第三信號輸入端以及信號輸出端，其中所述第一信號輸入端連接用于WMV9協(xié)議的系數(shù)縮放計算的系數(shù)DCp和量化參數(shù)DCSTEPp中的一個，以及用于MPEG4協(xié)議的系數(shù)縮放計算的系數(shù)QFA和量化參數(shù)QPA中的一個；所述第二信號輸入端連接所述系數(shù)DCp和量化參數(shù)DCSTEPp中的另一個，以及所述系數(shù)QFA和量化參數(shù)QPA中的另一個；所述第三信號輸入端連接WMV9協(xié)議的系數(shù)縮放計算公式中的索引參數(shù)DCSTEPc，以及用于MPEG4協(xié)議的系數(shù)縮放計算的量化參數(shù)QPX；所述運(yùn)算單元將從第一信號輸入端、第二信號輸入端和第三信號輸入端輸入的參數(shù)依照公式 進(jìn)行系數(shù)縮放計算，并將計算結(jié)果從所述信號輸出端輸出。
2.如權(quán)利要求1所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述運(yùn)算單元由乘法器和除法器構(gòu)成，所述乘法器用于實現(xiàn)系數(shù)縮放計算中的參數(shù)間的乘法計算，所述除法器用于實現(xiàn)系數(shù)縮放運(yùn)算中的參數(shù)間的除法計算。
3.如權(quán)利要求2所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述乘法器的兩個乘數(shù)輸入端分別連接所述第一信號輸入端和第二信號輸入端，其乘積輸出端連接所述除法器的被除數(shù)輸入端，所述除法器的除數(shù)輸入端連接所述第三信號輸入端，其商輸出端連接所述信號輸出端。
4.如權(quán)利要求2所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述除法器的被除數(shù)輸入端連接所述第一信號輸入端，所述除數(shù)輸入端連接所述第三信號輸入端，其商輸出端連接所述乘法器的一個乘數(shù)輸入端，所述乘法器的另一個乘數(shù)輸入端連接所述第二信號輸入端，所述乘法器的乘積輸出端連接所述信號輸出端。
5.如權(quán)利要求2、3或4所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述除法器采用流水線除法器替代。
6.如權(quán)利要求1所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述運(yùn)算單元由乘加器和倒數(shù)表構(gòu)成，所述乘加器用于實現(xiàn)系數(shù)縮放計算中的系數(shù)間乘法和加法的計算，所述倒數(shù)表內(nèi)存儲索引參數(shù)DCSTEPc和量化參數(shù)QPX的倒數(shù)，并以輸入的索引參數(shù)DCSTEPc或量化參數(shù)QPX為索引，輸出對應(yīng)的倒數(shù)值。
7.如權(quán)利要求6所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述乘加器的兩個乘數(shù)輸入端分別連接第一信號輸入端和第二信號輸入端，其加數(shù)輸入端用于輸入?yún)?shù)0x20000，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述乘加器的兩個乘數(shù)輸入端中的一個，所述乘加器的兩個乘數(shù)輸入端中的另一個還與其輸出端連接，所述信號輸出端連接所述乘加器的輸出端。
8.如權(quán)利要求6所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述乘加器設(shè)置有兩個，包括第一乘加器和第二乘加器，其中第一乘加器的兩個乘數(shù)輸入端分別連接第一信號輸入端和第二信號輸入端，其輸出端連接所述第二乘加器的一個乘數(shù)輸入端，所述倒數(shù)表的輸入端連接所述第三信號輸入端，其輸出端連接所述第二乘加器的另一個乘數(shù)輸入端，所述第二乘加器的加數(shù)輸入端輸入?yún)?shù)0x20000，其輸出端連接所述信號輸出端。
9.如權(quán)利要求8所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述第一乘加器采用乘法器代替。
10.如權(quán)利要求1或6所述多模圖像編解碼芯片中的系數(shù)縮放計算模塊，其特征在于所述量化參數(shù)QPX和索引參數(shù)DCSTEPc的取值范圍為1至31之間的整數(shù)，且包括整數(shù)1和31。
全文摘要
本發(fā)明公開了一種多模圖像編解碼芯片中的系數(shù)縮放計算模塊，包括運(yùn)算單元、三個信號輸入端以及信號輸出端，第一信號輸入端連接用于WMV9協(xié)議的系數(shù)縮放計算的系數(shù)DCp和量化參數(shù)DCSTEPp中的一個,以及用于MPEG4協(xié)議的系數(shù)縮放計算的系數(shù)QFA和量化參數(shù)QPA中的一個；第二信號輸入端連接系數(shù)DCp和量化參數(shù)DCSTEPp中的另一個，以及系數(shù)QFA和量化參數(shù)QPA中的另一個；第三信號輸入端連接WMV9協(xié)議的系數(shù)縮放計算公式中的索引參數(shù)DCSTEP
文檔編號H04N7/28GK1719902SQ20051008776
公開日2006年1月11日 申請日期2005年8月8日 優(yōu)先權(quán)日2005年8月8日
發(fā)明者王振國, 劉健, 周天夷, 趙曉海 申請人:北京中星微電子有限公司