專利名稱：高速電荷耦合傳感器驅(qū)動(dòng)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于傳感裝置領(lǐng)域，特別涉及一種高速電荷耦合傳感器驅(qū)動(dòng)器。
背景技術(shù)：
電荷耦合器件(CCD)是一種光電傳感器，用集成電路工藝制造，主要由光敏單元、輸入結(jié)構(gòu)、輸出結(jié)構(gòu)組成。目前，CCD廣泛應(yīng)用于安全保衛(wèi)系統(tǒng)中的數(shù)字?jǐn)z像機(jī)、機(jī)器人視覺(jué)系統(tǒng)、視頻游戲機(jī)、掃描儀、傳真機(jī)等設(shè)備，并可作為天文學(xué)、光譜學(xué)和結(jié)晶學(xué)研究中膠片照相的替代方法。同時(shí)CCD還不斷在交通辨識(shí)、電視和電腦外設(shè)、玩具、有線和RF視頻會(huì)議及Internet接入裝置等方面開(kāi)拓著新的應(yīng)用領(lǐng)域。
高速CCD是各種CCD產(chǎn)品中較為特殊的一類，其幀率可以達(dá)到幾百甚至上千幀每秒，是研究高速過(guò)程的有力工具。高速CCD相機(jī)是半導(dǎo)體技術(shù)的發(fā)展到一定階段的產(chǎn)物，是近年來(lái)新興的一種技術(shù)。高速CCD芯片是高速相機(jī)的核心部件，目前只有少數(shù)國(guó)家的少數(shù)公司能夠生產(chǎn)。加拿大DALSA公司是該領(lǐng)域國(guó)際著名的公司，其生產(chǎn)的IA-D1(芯片型號(hào))是一款性能優(yōu)異的高速CCD芯片。
由CCD的特點(diǎn)可知，CCD應(yīng)用系統(tǒng)如果要正常工作，必需借助于必要的光學(xué)系統(tǒng)、合適的外圍驅(qū)動(dòng)電路與信號(hào)處理電路等一些外圍設(shè)備，而驅(qū)動(dòng)電路是其中非常重要的一個(gè)部分，它的作用是給CCD芯片的管腳提供一定的時(shí)序電壓或電流信號(hào)，以驅(qū)動(dòng)CCD芯片信號(hào)電荷的傳輸，可以認(rèn)為，驅(qū)動(dòng)電路是CCD正常工作的最基本條件。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種高速電荷耦合傳感器驅(qū)動(dòng)器。是通過(guò)如下的技術(shù)方案實(shí)現(xiàn)的該驅(qū)動(dòng)器由邏輯信號(hào)電路和輸出信號(hào)放大電路組成。其特征在于邏輯信號(hào)電路由復(fù)雜可編程邏輯器件CPLD產(chǎn)生邏輯信號(hào)；輸出信號(hào)放大采用高速模擬開(kāi)關(guān)實(shí)現(xiàn)。所述CPLD電路由與門、非門、二選一為標(biāo)準(zhǔn)的基本邏輯器件矩形方框代表的功能模塊都是使用VHDL描述的擴(kuò)展模塊，驅(qū)動(dòng)電路由MAX4523和MAX394完成，將8路驅(qū)動(dòng)信號(hào)化簡(jiǎn)為4路信號(hào)CI’、CS’、CR’、RST’，首先生成這4路驅(qū)動(dòng)信號(hào)，最后再通過(guò)簡(jiǎn)單邏輯變換得到8路驅(qū)動(dòng)信號(hào)，驅(qū)動(dòng)電路的工作時(shí)序分為幀轉(zhuǎn)移線A，用于產(chǎn)生幀轉(zhuǎn)移信號(hào)CI’、行轉(zhuǎn)移線B，用于產(chǎn)生行轉(zhuǎn)移信號(hào)CS’和像素轉(zhuǎn)移線C，用于產(chǎn)生像素轉(zhuǎn)移信號(hào)CR’、RST的三條主線表示驅(qū)動(dòng)電路工作時(shí)序的三個(gè)階段。
本發(fā)明與現(xiàn)有CCD驅(qū)動(dòng)電路相比具有如下優(yōu)點(diǎn)及有益效果此驅(qū)動(dòng)電路能夠充分挖掘IA-D1型高速CCD傳感器的幀率，在本發(fā)明電路的驅(qū)動(dòng)下IA-D1可以工作在843.95fps下。而且本電路還具有體積小、可擴(kuò)展能力強(qiáng)的特點(diǎn)。相對(duì)于目前已有的驅(qū)動(dòng)電路，要求其能夠在CCD能夠正常工作的情況下，可以獲得更高的幀率，同時(shí)減小電路的體積，以便降低成本同時(shí)生產(chǎn)出更加集成化的產(chǎn)品。


圖1為電荷耦合器件結(jié)構(gòu)2為CPLD內(nèi)部邏輯框3為MAX4523接法圖4位MAX394接法具體實(shí)施方式
本發(fā)明提供一種高速電荷耦合傳感器驅(qū)動(dòng)器。下面結(jié)合附圖進(jìn)一步說(shuō)明本發(fā)明的工作原理、工作過(guò)程及
具體實(shí)施例方式如圖1所示的電荷耦合傳感器(IA-D1型CCD傳感器)由圖像區(qū)、幀存儲(chǔ)區(qū)、讀出寄存器區(qū)和輸出放大器四個(gè)部分組成。圖像區(qū)將光信號(hào)轉(zhuǎn)換成電荷包；幀存儲(chǔ)區(qū)和讀出寄存器區(qū)是圖像電荷包的緩存區(qū)域；輸出放大器區(qū)的作用是將電荷包轉(zhuǎn)換成電壓信號(hào)。當(dāng)?shù)谝粠瑘D像曝光完成后，積分電荷包被高速并行地轉(zhuǎn)移到幀存儲(chǔ)區(qū)，然后從幀存儲(chǔ)區(qū)一行一行地轉(zhuǎn)移到輸出寄存器區(qū)，再經(jīng)過(guò)讀出寄存器區(qū)串行輸出至輸出放大器。當(dāng)前一幀圖像在進(jìn)行轉(zhuǎn)移輸出的過(guò)程中，第二幀圖像同時(shí)在圖像區(qū)進(jìn)行積分曝光。這種緩沖結(jié)構(gòu)使得圖像的積分曝光和轉(zhuǎn)移輸出能夠同時(shí)進(jìn)行。如圖1，IA-D1共有8路驅(qū)動(dòng)信號(hào)，分別為CI1、CI2、CS1、CS2、TCK、CR1、CR2、RST。8路驅(qū)動(dòng)信號(hào)之間的關(guān)系及功能如表1所示。其中CI1、CI2為圖像區(qū)驅(qū)動(dòng)信號(hào)，CI1、CI2始終反相，CI1、CI2上的一個(gè)脈沖驅(qū)動(dòng)圖像區(qū)內(nèi)的128×128個(gè)曝光電荷包整體向下移動(dòng)一行，圖像區(qū)最下端的一行電荷包進(jìn)入幀存儲(chǔ)區(qū)；CS1、CS2為幀存儲(chǔ)區(qū)驅(qū)動(dòng)信號(hào)，TCK為幀存儲(chǔ)區(qū)至讀出寄存器區(qū)的驅(qū)動(dòng)信號(hào)，CS1、CS2始終反相，CS2、TCK始終同相，CS1、CS2的一個(gè)脈沖驅(qū)動(dòng)幀存儲(chǔ)區(qū)的128×128個(gè)緩沖電荷包整體向下移動(dòng)一行，TCK的脈沖配合CS1、CS2將幀存儲(chǔ)區(qū)的最下端一行電荷包送入讀出寄存器區(qū)；CR1、CR2為讀出寄存器區(qū)驅(qū)動(dòng)信號(hào)，CR1、CR2始終反相，CR1、CR2上的一個(gè)脈沖驅(qū)動(dòng)讀出寄存器區(qū)內(nèi)的128個(gè)緩沖電荷包整體向左移動(dòng)一位，讀出寄存器區(qū)最左端的一個(gè)電荷包進(jìn)入輸出放大器；RST為輸出放大器的復(fù)位信號(hào)，RST上的一個(gè)脈沖將復(fù)位輸出放大器。
由于IA-D1型CCD傳感器全速工作的頻率達(dá)15MHz，單片機(jī)或分立元件難以滿足要求。本發(fā)明采用型號(hào)為MARCH4A5-128/64的CPLD來(lái)實(shí)現(xiàn)。該芯片工作頻率最大可達(dá)70MHz，可預(yù)測(cè)延時(shí)tpd＝7.5ns，支持IEEE1149.1邊界掃描和3.3VISP。其核心工作電壓3.3V，兼容5V I/O接口。該器件包含64個(gè)I/O，5000個(gè)PLD門，128個(gè)宏單元。MARCH4A5-128/64器件集成度高，便于減小總體電路的體積，利于高速攝像機(jī)的小型化。
由于IA-D1驅(qū)動(dòng)信號(hào)在每個(gè)周期內(nèi)狀態(tài)數(shù)多、狀態(tài)變化復(fù)雜，因此給CPLD內(nèi)部邏輯的描述帶來(lái)很大的困難。本發(fā)明采用了層次化的設(shè)計(jì)，使用VHDL語(yǔ)言+原理圖對(duì)CPLD內(nèi)部邏輯進(jìn)行描述。設(shè)計(jì)的頂層采用原理圖描述，底層采用VHDL描述的功能子模塊或標(biāo)準(zhǔn)庫(kù)元件。從而使得設(shè)計(jì)層次清晰，本發(fā)明采用原理圖+VHDL來(lái)描述IA-D1驅(qū)動(dòng)電路，VHDL描述驅(qū)動(dòng)電路中的功能子模塊，原理圖描述驅(qū)動(dòng)電路的頂層設(shè)計(jì)，如圖2。電路圖中的與門、非門、二選一等基本邏輯器件都是可編程邏輯器件庫(kù)中的標(biāo)準(zhǔn)器件，矩形方框代表的功能模塊都是使用VHDL描述的擴(kuò)展模塊，驅(qū)動(dòng)電路工作時(shí)序分為幀轉(zhuǎn)移、行轉(zhuǎn)移、像素轉(zhuǎn)移三個(gè)階段，從圖3可以看到三條主線，其中最上面一條線A用于產(chǎn)生幀轉(zhuǎn)移時(shí)序CI’，中間一條線B用于產(chǎn)生行轉(zhuǎn)移時(shí)序CS’，最下面一條線C用于產(chǎn)生像素轉(zhuǎn)移時(shí)序CR’、RST’。圖中有兩個(gè)非常重要的控制信號(hào)frametrans、fline。frametrans信號(hào)用于區(qū)分積分階段和高速轉(zhuǎn)移階段，fline信號(hào)用于劃分積分階段內(nèi)的行轉(zhuǎn)移周期和像素轉(zhuǎn)移周期。
IA-D1數(shù)據(jù)傳輸速率由RST頻率控制，因此采用30MHz時(shí)鐘作為基準(zhǔn)時(shí)鐘。這樣最小可以利用的時(shí)間周期為33.3ns，要獲得15MHz的RST基準(zhǔn)時(shí)鐘，只要對(duì)30MHz的工作輸入時(shí)鐘進(jìn)行二分頻即可。
IA-D1的8路驅(qū)動(dòng)信號(hào)在整個(gè)工作周期內(nèi)，信號(hào)之間具有一定的相關(guān)性，因此在設(shè)計(jì)過(guò)程中，可以將8路驅(qū)動(dòng)信號(hào)化簡(jiǎn)為4路信號(hào)CI’、CS’、CR’、RST’。首先生成這4路驅(qū)動(dòng)信號(hào)，最后再通過(guò)簡(jiǎn)單邏輯變換得到8路驅(qū)動(dòng)信號(hào)，從而簡(jiǎn)化了邏輯設(shè)計(jì)的復(fù)雜度。見(jiàn)表1所示，IA-D1在高速轉(zhuǎn)移階段，起驅(qū)動(dòng)作用的信號(hào)有CI1、CI2、CS1、CS2、TCK，其他信號(hào)不起驅(qū)動(dòng)作用，因此在該階段中只需設(shè)計(jì)出CI’和CS’，其他信號(hào)維持表中所列的狀態(tài)即可。在積分階段內(nèi)CI1、CI2無(wú)動(dòng)作，工作的信號(hào)只有CS1、CS2、TCK、CR1、CR2、RST，因此在積分階段內(nèi)需要給出的信號(hào)只有CS’、CR’、RST’。在積分階段內(nèi)行轉(zhuǎn)移、像素轉(zhuǎn)移是交替進(jìn)行的，行轉(zhuǎn)移過(guò)程只需要給出CS’，像素轉(zhuǎn)移只需要CR’、RST’。
根據(jù)以上的分析，驅(qū)動(dòng)邏輯的產(chǎn)生可以按照三條主線、兩個(gè)階段、一個(gè)劃分來(lái)進(jìn)行，見(jiàn)圖2。三條線上的驅(qū)動(dòng)信號(hào)分別為A.幀轉(zhuǎn)移信號(hào)CI’；B.行轉(zhuǎn)移信號(hào)CS’；C.像素轉(zhuǎn)移信號(hào)CR’和RST’。三條線上的信號(hào)工作周期被分成兩個(gè)大的階段高速轉(zhuǎn)移、積分階段。為了區(qū)分這兩個(gè)工作階段，引入一個(gè)幀轉(zhuǎn)移標(biāo)志信號(hào)frametrans，該信號(hào)為高電平時(shí)候，表示電路工作在幀轉(zhuǎn)移階段，幀轉(zhuǎn)移標(biāo)志信號(hào)frametrans為低電平時(shí)，表示電路工作在積分階段內(nèi)。為了劃分積分階段內(nèi)的行轉(zhuǎn)移階段和像素轉(zhuǎn)移階段，在積分階段內(nèi)引入一個(gè)行轉(zhuǎn)移標(biāo)志信號(hào)fline。當(dāng)行轉(zhuǎn)移標(biāo)志信號(hào)fline為高電平時(shí)，標(biāo)志驅(qū)動(dòng)電路工作在行轉(zhuǎn)移狀態(tài)，當(dāng)行轉(zhuǎn)移標(biāo)志信號(hào)fline為低電平時(shí)，標(biāo)志驅(qū)動(dòng)電路工作于像素轉(zhuǎn)移狀態(tài)。
March4A5-128/64的內(nèi)核工作電壓為3.3V，IO接口兼容5V電壓(如表2所示)，IA-D1需要的驅(qū)動(dòng)信號(hào)的電壓大部分為12V。由于CPLD輸出的邏輯信號(hào)電平與IA-D1實(shí)際需要驅(qū)動(dòng)的電平不兼容，因此需要在CPLD與IA-D1之間加上驅(qū)動(dòng)電平轉(zhuǎn)換芯片。驅(qū)動(dòng)信號(hào)的頻率可以達(dá)到15MHz，周期66.6ns，如果準(zhǔn)許信號(hào)邊沿占信號(hào)周期的20％，那么上升沿和下降沿的寬度都是6.66ns，也就是說(shuō)，0V到12V(或12V到0V)的躍遷要在6.66ns內(nèi)完成。由于IA-D1各個(gè)管腳上還有一定的等效容性負(fù)載，為了減小電容的濾波效應(yīng)對(duì)驅(qū)動(dòng)信號(hào)邊沿的影響，需要轉(zhuǎn)換電路具有很小的輸出阻抗。根據(jù)延時(shí)公式t＝4RC，可以算出，電平轉(zhuǎn)換電路的輸出阻抗應(yīng)不大于幾百歐姆。對(duì)于如此高的要求，通常的放大電路難以滿足要求。
高速模擬開(kāi)關(guān)(Analog switch)具有耐壓高、速度快、輸出電阻小等特點(diǎn)，可以用于實(shí)現(xiàn)上述電平轉(zhuǎn)換。經(jīng)過(guò)反復(fù)選擇，發(fā)現(xiàn)Max4523和Max394兩種器件配合使用能夠滿足驅(qū)動(dòng)電路的要求。Max4523的開(kāi)關(guān)速度快，小于6ns，但是其輸出阻抗約等于100Ω，因此可以用它來(lái)轉(zhuǎn)換RST、CR1、CR2三路速度比較高，但是等效容性負(fù)載相對(duì)比較小的信號(hào)。Max394開(kāi)關(guān)速度相對(duì)較慢，約幾十ns，但是其輸出阻抗小于20Ω，因此可以用它來(lái)轉(zhuǎn)換CSx、CIx、TCK速度較慢，但是等效容性負(fù)載相對(duì)較大的信號(hào)。圖3和圖4是MAX4523和MAX394的正相接法和反相接法的原理連線圖。所謂正相接法指的是常閉端接低電平，常開(kāi)端接高電平，輸入信號(hào)與輸出信號(hào)同相；所謂正相接法指的是常閉端接高電平，常開(kāi)端接低電平，輸入信號(hào)Vin與輸出信號(hào)Vout反相。驅(qū)動(dòng)放大部分電路見(jiàn)圖2。
幀轉(zhuǎn)移標(biāo)志信號(hào)frametrans為高電平時(shí)，驅(qū)動(dòng)電路工作在幀轉(zhuǎn)移階段，行轉(zhuǎn)移標(biāo)志信號(hào)fline被忽略，可以為任意電平。驅(qū)動(dòng)電路在CI’上給出連續(xù)的行轉(zhuǎn)移脈沖，且CS’信號(hào)與CI’信號(hào)相同，CR’和RST’上的時(shí)序可以任意。當(dāng)幀轉(zhuǎn)移標(biāo)志信號(hào)frametrans為低電平，行轉(zhuǎn)移標(biāo)志信號(hào)fline為高電平時(shí)，驅(qū)動(dòng)電路工作在行轉(zhuǎn)移階段，驅(qū)動(dòng)電路在CS’上給出一個(gè)行轉(zhuǎn)移脈沖，CI’、CR’保持低電平，RST’上的時(shí)序任意。當(dāng)幀轉(zhuǎn)移標(biāo)志信號(hào)frametrans為低電平，行轉(zhuǎn)移標(biāo)志信號(hào)fline為低電平時(shí)，驅(qū)動(dòng)電路工作在像素轉(zhuǎn)移階段，此時(shí)CS’、CI’上為低電平，驅(qū)動(dòng)電路在CR’和RST’上給出連續(xù)的像素轉(zhuǎn)移脈沖。
任何時(shí)序邏輯電路復(fù)位后都要從一定的狀態(tài)開(kāi)始運(yùn)行，然后經(jīng)過(guò)一系列的狀態(tài)跳轉(zhuǎn)后又回到開(kāi)始的狀態(tài)，進(jìn)行下一個(gè)周期的運(yùn)行。本驅(qū)動(dòng)電路考慮到設(shè)計(jì)的簡(jiǎn)易性，電路復(fù)位后對(duì)所有計(jì)數(shù)器清零，所有內(nèi)部信號(hào)和輸出信號(hào)都置低電平。驅(qū)動(dòng)電路復(fù)位后frametrans、fline都為低電平，驅(qū)動(dòng)邏輯首先進(jìn)入像素轉(zhuǎn)移狀態(tài)。30MHz的基準(zhǔn)時(shí)鐘二分頻后，在CR’和RST’上給出15MHz的像素轉(zhuǎn)移脈沖。像素計(jì)數(shù)器對(duì)像素轉(zhuǎn)移脈沖進(jìn)行計(jì)數(shù)，當(dāng)在CR’和RST’上連續(xù)給出128個(gè)脈沖(128.5個(gè)周期)后，fline被置為高電平，同時(shí)像素轉(zhuǎn)移計(jì)數(shù)器被清零，行轉(zhuǎn)移寄存器加一，驅(qū)動(dòng)電路進(jìn)入行轉(zhuǎn)移工作狀態(tài)。驅(qū)動(dòng)邏輯在CS’上給出一個(gè)脈沖，然后fline又被置為低電平，驅(qū)動(dòng)邏輯電路又回到像素轉(zhuǎn)移狀態(tài)，行轉(zhuǎn)移和像素轉(zhuǎn)移就這樣交替進(jìn)行，直到行轉(zhuǎn)移計(jì)數(shù)器對(duì)fline信號(hào)的計(jì)數(shù)值到達(dá)128(共有128行像素)。這時(shí)frametrans將被置高電平，驅(qū)動(dòng)電路進(jìn)入高速轉(zhuǎn)移(幀轉(zhuǎn)移)工作狀態(tài)。驅(qū)動(dòng)邏輯在CI’上給出連續(xù)的行轉(zhuǎn)移脈沖，且frametrans控制選擇器將CI’上的信號(hào)輸出到CS’上去，同時(shí)計(jì)數(shù)器對(duì)CI’上的行轉(zhuǎn)移脈沖計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá)128時(shí)，frametrans置低電平，高速轉(zhuǎn)移結(jié)束，重新進(jìn)入積分階段。上面的過(guò)程構(gòu)成一個(gè)完整的工作周期。
權(quán)利要求
1.一種高速電荷耦合傳感器驅(qū)動(dòng)器，該驅(qū)動(dòng)器由邏輯信號(hào)電路和輸出信號(hào)放大電路組成；其特征在于邏輯信號(hào)電路由復(fù)雜可編程邏輯器件CPLD產(chǎn)生邏輯信號(hào)，輸出信號(hào)放大采用高速模擬開(kāi)關(guān)實(shí)現(xiàn)；其中CPLD電路由與門、非門、二選一為標(biāo)準(zhǔn)的基本邏輯器件；矩形方框代表的功能模塊都是使用VHDL描述的擴(kuò)展模塊，驅(qū)動(dòng)電路由MAX4523和MAX394完成，將8路驅(qū)動(dòng)信號(hào)化簡(jiǎn)為4路信號(hào)CI’、CS’、CR’、RST’，首先生成這4路驅(qū)動(dòng)信號(hào)，最后再通過(guò)簡(jiǎn)單邏輯變換得到8路驅(qū)動(dòng)信號(hào)；驅(qū)動(dòng)電路的工作時(shí)序分為幀轉(zhuǎn)移線A、行轉(zhuǎn)移線B，和像素轉(zhuǎn)移線C的三條主線表示驅(qū)動(dòng)電路工作時(shí)序的三個(gè)階段。
2.根據(jù)權(quán)利要求1所述高速電荷耦合傳感器驅(qū)動(dòng)器，其特征在于所述CPLD內(nèi)部驅(qū)動(dòng)邏輯的產(chǎn)生按照三條主線、兩個(gè)階段來(lái)進(jìn)行；三條線上的驅(qū)動(dòng)信號(hào)分別為A.幀轉(zhuǎn)移信號(hào)線，用于產(chǎn)生幀轉(zhuǎn)移信號(hào)CI’；B.行轉(zhuǎn)移信號(hào)線，用于產(chǎn)生行轉(zhuǎn)移信號(hào)CS’；C.像素轉(zhuǎn)移信號(hào)線，用于產(chǎn)生像素轉(zhuǎn)移信號(hào)CR’、RST，三條線上的信號(hào)工作周期被分成兩個(gè)大的階段高速轉(zhuǎn)移和積分階段。
3.根據(jù)權(quán)利要求1所述高速電荷耦合傳感器驅(qū)動(dòng)器，其特征在于CPLD的型號(hào)為MACH4A5-128/64，高速模擬開(kāi)關(guān)的型號(hào)為Max4523和MAX394；CPLD通過(guò)IO口與MAX4523和MAX394連接，MAX4523與IA-D1的CR1、CR2、RST相連，MAX394與IA-D1的CI1、CI2、CS1、CS2相連。
全文摘要
本發(fā)明公開(kāi)了屬于傳感技術(shù)領(lǐng)域的一種用于驅(qū)動(dòng)的高速CCD芯片的驅(qū)動(dòng)器。驅(qū)動(dòng)器由邏輯信號(hào)電路和輸出信號(hào)放大電路組成。邏輯信號(hào)的產(chǎn)生由采用CPLD實(shí)現(xiàn)，產(chǎn)生邏輯信號(hào)，輸出信號(hào)放大電路采用高速模擬開(kāi)關(guān)實(shí)現(xiàn)，將電荷包轉(zhuǎn)換成電壓信號(hào)，在第一幀圖像曝光完成后，積分電荷包被高速并行地轉(zhuǎn)移到幀存儲(chǔ)區(qū)，然后從幀存儲(chǔ)區(qū)一行一行地轉(zhuǎn)移到輸出寄存器區(qū)，再經(jīng)過(guò)讀出寄存器區(qū)串行輸出。本發(fā)明相對(duì)于目前已有的驅(qū)動(dòng)電路，此驅(qū)動(dòng)電路能夠充分挖掘IA－D1型高速CCD傳感器的幀率，IA－D1的理論幀率為830fps，在本發(fā)明電路的驅(qū)動(dòng)下IA－D1可以工作在843.95fps下。而且具有體積小、可擴(kuò)展能力強(qiáng)的特點(diǎn)。
文檔編號(hào)H04N5/30GK1719876SQ200510075010
公開(kāi)日2006年1月11日 申請(qǐng)日期2005年6月7日 優(yōu)先權(quán)日2005年6月7日
發(fā)明者徐磊, 陳強(qiáng), 孫振國(guó) 申請(qǐng)人:清華大學(xué)