專利名稱：用于40g sdh系統(tǒng)中的總線延時(shí)糾正方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種40G SDH系統(tǒng)中的高速并行總線組間延時(shí)的自適應(yīng)糾正方法，具體應(yīng)用于40G系統(tǒng)成幀器芯片內(nèi)對(duì)各組SFI-4接口信號(hào)進(jìn)行延時(shí)糾正的方法。
背景技術(shù)：
在目前的高速系統(tǒng)中，通常是通過提高并行總線速率來提高芯片與芯片之間、背板與背板之間的數(shù)據(jù)吞吐量。但是總線數(shù)目以及傳輸速率的增加也增加了印刷電路板(PCB)布線難度和產(chǎn)生信號(hào)時(shí)延問題。具體地說，由于并行的數(shù)據(jù)總線的各個(gè)信號(hào)線之間不可避免的存在時(shí)延，使得信號(hào)眼圖縮小，同時(shí)由于并行總線的時(shí)鐘信號(hào)相對(duì)于數(shù)據(jù)信號(hào)獨(dú)立傳送，而時(shí)鐘信號(hào)本身可能由于時(shí)延而導(dǎo)致與數(shù)據(jù)不同步，從而減少了數(shù)據(jù)信號(hào)的建立和保持裕度。噪聲或時(shí)鐘信號(hào)的畸變進(jìn)一步加劇了這種狀況。傳統(tǒng)上通常通過PCB布線的嚴(yán)格控制來抑制上述不良影響。
在10G速率的SONET/SDH系統(tǒng)中常用的高速并行總線標(biāo)準(zhǔn)為SFI-4。每組SFI-4的并行接口由16對(duì)速率為622Mb/s的數(shù)據(jù)線和一對(duì)時(shí)鐘信號(hào)線組成，以提供總速率為9953.28Mb/s的傳輸速率。對(duì)于SFI-4的接口，其時(shí)延的最大容忍度為0.1時(shí)鐘周期。
在目前的40G(也表示為STM256)SDH應(yīng)用中，由于芯片工藝的限制，其具體電路芯片仍然是通過基于SFI-4接口的高速并行總線來實(shí)現(xiàn)的。在解復(fù)用過程中，先對(duì)40G光信號(hào)進(jìn)行光電轉(zhuǎn)換，再通過解復(fù)用形成64路SFI-4速率的并行數(shù)據(jù)，然后進(jìn)行處理，如開銷提取和業(yè)務(wù)提取。而在復(fù)用過程中，通常是接收系統(tǒng)傳來的64路SFI-4速率的并行數(shù)據(jù)，通過開銷插入，業(yè)務(wù)復(fù)用后形成STM256(40G)的數(shù)據(jù)幀，然后通過串并轉(zhuǎn)換并經(jīng)過電/光轉(zhuǎn)換形成光信號(hào)，在光通信網(wǎng)中傳輸。
目前，克服類似SFI-4高速并行數(shù)據(jù)接口抖動(dòng)的常用方法是通過嚴(yán)格PCB上信號(hào)線的布線長度來實(shí)現(xiàn)的。這種方法在10G(STM64)系統(tǒng)實(shí)現(xiàn)中已普遍使用。但是，這種方法并不適合40G(STM256)信號(hào)系統(tǒng)的設(shè)計(jì)，因?yàn)?，采用這種方法，在設(shè)計(jì)10G(STM64)系統(tǒng)時(shí)，只需保證SFI-4接口中16路數(shù)據(jù)線在PCB上布線長度一致。而對(duì)于STM256系統(tǒng)中，則必須保證64路數(shù)據(jù)線PCB布線長度一致。由于在40G系統(tǒng)PCB上芯片高度密集，可供調(diào)整信號(hào)線長度的空間很狹窄，為保證64路信號(hào)線長度一致，只能增加PCB布線層數(shù)，但這又帶來了PCB板厚度的增加和布線設(shè)計(jì)困難，使得實(shí)際應(yīng)用變得幾乎不可能。

發(fā)明內(nèi)容
本發(fā)明的目的是提供用于40G系統(tǒng)中的總線延時(shí)糾正方法，通過設(shè)計(jì)一種40G SDH系統(tǒng)中的高速并行總線組間延時(shí)的自適應(yīng)糾正方法，來糾正并行數(shù)據(jù)線組間的延時(shí)，從而使64路SFI-4信號(hào)在40G的STM256處理芯片內(nèi)部實(shí)現(xiàn)相位一致，并由此降低對(duì)PCB布線的要求，從而使STM256系統(tǒng)的實(shí)現(xiàn)成為可能。并且，由于對(duì)PCB布線要求的降低，使得單塊電路板的工作可靠性得到增強(qiáng)。
首先解釋本發(fā)明所利用的技術(shù)原理。對(duì)于復(fù)用方向的信號(hào)處理過程為，在STM256處理芯片內(nèi)，64路STM4信號(hào)被分成16路一組，每組中的16路STM4信號(hào)首先被復(fù)用成為一路STM64信號(hào)，然后4路STM64信號(hào)再次復(fù)用成為一路STM256信號(hào)。上述STM4信號(hào)在進(jìn)入STM256處理芯片時(shí)，每路STM4信號(hào)的數(shù)據(jù)首先被緩存在各自的緩存器內(nèi)，同組16路信號(hào)的緩存器由CPU統(tǒng)一控制數(shù)據(jù)在緩存器內(nèi)緩存時(shí)間，該緩存時(shí)間以緩存器時(shí)鐘周期計(jì)算。由同組16路緩存器輸出的數(shù)據(jù)被復(fù)用成為STM64數(shù)據(jù)幀，該數(shù)據(jù)幀的幀頭信號(hào)時(shí)間取決于同組16路緩存器的輸出時(shí)間。這樣，可以通過調(diào)節(jié)同組16路緩存器的數(shù)據(jù)緩存時(shí)間，也就是調(diào)整同組緩存器的緩存深度，就可以控制STM64幀的幀頭信號(hào)時(shí)間。四路STM64數(shù)據(jù)幀幀頭信號(hào)對(duì)齊后被再次復(fù)用形成STM256數(shù)據(jù)幀，然后經(jīng)過4組SFI-4接口傳送給光電轉(zhuǎn)換器電路。具體實(shí)現(xiàn)為由通過控制總線接口與STM256處理芯片相連接的微處理器執(zhí)行對(duì)處理芯片內(nèi)部緩存器緩存深度的控制，由現(xiàn)場可編程門陣列(FPGA)執(zhí)行對(duì)各組STM64數(shù)據(jù)幀幀頭信號(hào)的監(jiān)控，STM256處理芯片將各自STM64數(shù)據(jù)幀幀頭信號(hào)引出并提供給所述FPGA，由FPGA根據(jù)各組幀頭信號(hào)產(chǎn)生各組的延時(shí)差異指示信號(hào)，各組相互同步時(shí)，各組延時(shí)差異指示信號(hào)為1，如果存在某一組不同步，則該組延時(shí)差異指示信號(hào)為0。CPU執(zhí)行相關(guān)控制軟件，在發(fā)現(xiàn)某一組的延時(shí)差異指示信號(hào)為0時(shí)，調(diào)整該組的緩存深度，直至該組同步為止。
對(duì)于解復(fù)用方向的信號(hào)處理過程為來自光電轉(zhuǎn)換器部分的一路STM256數(shù)據(jù)信號(hào)，首先經(jīng)過4組SFI-4接口傳送到STM256處理芯片，在該處理器芯片內(nèi)，每組SFI-4接口的數(shù)據(jù)信號(hào)之間必須首先對(duì)齊，然后才能夠被合并為STM256數(shù)據(jù)幀，進(jìn)行開銷和數(shù)據(jù)提取。如果各組信號(hào)之間沒有對(duì)齊，則無法提取任何一組的幀頭指示信號(hào)。本發(fā)明利用解復(fù)用過程中是否能夠提取第一組STM64信號(hào)中的幀頭指示信號(hào)作為判斷各組解復(fù)用信號(hào)是否對(duì)齊的標(biāo)志。仍然由FPGA電路執(zhí)行提取第一組STM64信號(hào)中幀頭指示信號(hào)以產(chǎn)生延時(shí)差異指示信號(hào)的功能。
整個(gè)延時(shí)糾正方法所涉及的電路包括STM256幀處理芯片、FPGA、CPU以及相關(guān)外圍電路，而各個(gè)芯片均包含各自的初始化和控制軟件。
本發(fā)明的40G SDH系統(tǒng)高速并行總線組間延時(shí)糾正方法具體包括如下步驟在復(fù)用方向?qū)?4路STM4信號(hào)分為4組，每組為16路STM4信號(hào)；由STM256處理芯片將每組16路STM4信號(hào)復(fù)用形成一個(gè)STM64數(shù)據(jù)幀；由STM256處理芯片將4個(gè)STM64數(shù)據(jù)幀的幀頭信號(hào)輸出給復(fù)用方向延時(shí)差異指示電路，并以第一組STM64信號(hào)的幀頭指示作為參考，產(chǎn)生其余各組數(shù)據(jù)幀的延時(shí)差異指示信號(hào)；CPU檢測各組的延時(shí)差異指示信號(hào)，當(dāng)發(fā)現(xiàn)某一組未同步時(shí)，CPU控制調(diào)節(jié)該組緩存器的緩存深度，直至該組同步；在解復(fù)用方向
提取第一組STM64信號(hào)的幀頭信號(hào)，如果能夠提取，則判斷為各組信號(hào)已經(jīng)同步；如果未能提取出第一組STM64信號(hào)的幀頭信號(hào)，則判斷為各組信號(hào)之間未能同步，則CPU控制其余各組信號(hào)的緩存器調(diào)整緩存深度，直至提取出第一組STM64信號(hào)的幀頭信號(hào)為止。
在本發(fā)明的上述方法中，在復(fù)用方向，利用各組數(shù)據(jù)幀的幀頭指示信號(hào)和第一組數(shù)據(jù)幀的開銷提取時(shí)鐘產(chǎn)生各組數(shù)據(jù)幀的延時(shí)差異指示信號(hào)，如果某一組與第一組之間沒有延時(shí)差異，則該組的延時(shí)差異指示信號(hào)為1，如果某一組與第一組之間存在延時(shí)差異，該組對(duì)應(yīng)的延時(shí)差異指示信號(hào)為0，CPU以該延時(shí)差異指示信號(hào)作為調(diào)整該組緩存器緩存深度的依據(jù)。
在本發(fā)明的上述方法中，在復(fù)用方向，CPU對(duì)各組緩存器的緩存深度調(diào)節(jié)方式為，緩存深度減1或緩存深度減2或緩存深度加1，對(duì)復(fù)用方向的組間延時(shí)差異的調(diào)整最多9次就可以完成。
在本發(fā)明的上述方法中，在解復(fù)用方向，以是否能夠提取第一組STM64信號(hào)的幀頭指示信號(hào)作為延時(shí)差異指示信號(hào)，如果存在延時(shí)差異，則調(diào)整其余三組的緩存深度。
在本發(fā)明的上述方法中，在解復(fù)用方向，每組緩存器的緩存深度調(diào)節(jié)方式為在±2之間調(diào)節(jié)緩存深度，這樣其余三組緩存器的緩存深度可以為調(diào)節(jié)為加2、加1、不變、減1、減2共五種狀態(tài)，調(diào)節(jié)三組緩存器最多125次，就可以實(shí)現(xiàn)解復(fù)用方向各組數(shù)據(jù)幀同步。
40G SDH系統(tǒng)中的高速并行總線組間延時(shí)的自適應(yīng)糾正方法的突出優(yōu)點(diǎn)是，由于通過對(duì)STM256處理芯片中SFI-4信號(hào)緩存器先入先出(FIFO)過程控制，實(shí)現(xiàn)SFI-4組間的PCB布線差異最高可達(dá)到10個(gè)時(shí)鐘周期以上，突破了SFI-4接口規(guī)范中0.1時(shí)鐘周期的要求，大大降低了PCB布線的限制，從而降低了PCB設(shè)計(jì)難度。使得40G(STM256)信號(hào)的PCB板幾乎可以參照10G(STM64)信號(hào)的PCB版的設(shè)計(jì)規(guī)范來設(shè)計(jì)。而且，由于采用此技術(shù)，使得系統(tǒng)對(duì)SFI-4組間相位差異的敏感度降低，大大提高了系統(tǒng)的可靠性。
40G SDH系統(tǒng)中的高速并行總線組間延時(shí)的自適應(yīng)糾正方法的另一個(gè)突出優(yōu)點(diǎn)是其自適應(yīng)性。由于組間高速信號(hào)間的時(shí)延差異的發(fā)現(xiàn)以及其調(diào)整可以完全由微處理器來完成，實(shí)現(xiàn)SFI-4組間延時(shí)的糾正完全自適應(yīng)性，不需要人工干預(yù)，大大降低了生產(chǎn)調(diào)試的難度，增強(qiáng)了其可用性。


圖1是40G SDH系統(tǒng)中高速并行總線組間延時(shí)自適應(yīng)糾正方法的實(shí)現(xiàn)電路框圖；圖2是復(fù)用(MUX)方向的SFI-4接口組間延時(shí)的自適應(yīng)糾正的流程圖；圖3是復(fù)用(MUX)方向產(chǎn)生SFI-4接口組間延時(shí)差異指示信號(hào)的數(shù)字電路實(shí)現(xiàn)框圖；圖4是解復(fù)用(DEMUX)方向的SFI-4接口組間延時(shí)的自適應(yīng)糾正的的流程圖。
具體實(shí)施例方式
本發(fā)明利用SDH的復(fù)用規(guī)則，將64對(duì)SFI-4總線分成4組，每組16對(duì)，即每組相當(dāng)于一個(gè)10G SDH信號(hào)。然后利用每組SFI-4接口信號(hào)中幀定位信息來間接檢測4組SFI-4數(shù)據(jù)總線間的時(shí)延差異，然后由微處理器通過微機(jī)接口讀取此差異，自適應(yīng)調(diào)整STM256處理芯片中對(duì)每組SFI-4信號(hào)的接收緩存器的FIFO的深度控制，以減小這種相位差異，直到4組幀定位信號(hào)間沒有差異為止。在復(fù)用方向?qū)Ω鹘M之間是否存在相位差異的判斷方式具體是，通過判斷每組SFI-4高速數(shù)據(jù)中提取出的開銷指示信號(hào)中從低變高的跳變沿來判斷幀頭指示，通過比較組間幀頭指示的時(shí)間先后來判斷是否存在組間相位差異，如果這種差異在一個(gè)開銷處理時(shí)鐘周期內(nèi)，判斷為沒有組間延時(shí)，否則為有組間時(shí)延。本發(fā)明的方法在各組之間存在相位差異時(shí)，通過STM256處理芯片外的一個(gè)微處理器來實(shí)現(xiàn)自適應(yīng)的調(diào)整每組SFI-4數(shù)據(jù)進(jìn)入STM256處理芯片的FIFO深度，進(jìn)而使4組SFI-4信號(hào)在進(jìn)行STM256信號(hào)處理前幀頭對(duì)齊。CPU執(zhí)行的調(diào)整過程是，如果CPU發(fā)現(xiàn)FPGA產(chǎn)生的延時(shí)差異指示信號(hào)為存在延時(shí)差異，則調(diào)整STM256處理芯片內(nèi)緩存器的FIFO深度，然后再次判斷FPGA中有無組間時(shí)延指示，如有，則繼續(xù)調(diào)整FIFO深度。
下面結(jié)合附圖詳細(xì)闡述本發(fā)明的實(shí)施方式。圖1為40G SDH系統(tǒng)中高速并行總線組間延時(shí)的自適應(yīng)糾正方法的實(shí)現(xiàn)電路框圖。不管是復(fù)用方向(MUX)還是解復(fù)用方向(DEMUX)，每組SFI-4都將由STM256幀處理芯片提取出其幀定位信號(hào)，并送給FPGA中的組間時(shí)延檢測電路來產(chǎn)生組間時(shí)延指示信號(hào)。此信號(hào)將作為反饋信號(hào)，間接指示SFI-4組間存在大的相位差異，從而指導(dǎo)CPU調(diào)整4組SFI-4并行數(shù)據(jù)線在芯片中的FIFO延時(shí)，實(shí)現(xiàn)自適應(yīng)的SFI-4組間高速數(shù)據(jù)去抖。
針對(duì)復(fù)用方向(MUX)和解復(fù)用方向(DEMUX)的不同，下面單獨(dú)闡述各方向技術(shù)方案的實(shí)現(xiàn)過程。圖2為復(fù)用(MUX)方向的SFI-4接口組間延時(shí)的自適應(yīng)糾正的流程圖。在信號(hào)復(fù)用方向，作為復(fù)用方向檢測組間相位差異并產(chǎn)生延時(shí)差異指示信號(hào)的MUX FPGA定位每一組SFI-4信號(hào)的幀頭指示信號(hào)。在實(shí)際操作中，以第一組SFI-4信號(hào)的幀頭指示信號(hào)作為參考，然后分別比較其它各組SFI-4的幀頭指示信號(hào)與它的差異。如果有差異，則調(diào)整相應(yīng)有延時(shí)差異組SFI-4接口的緩沖器FIFO深度，直到消除相應(yīng)的差異。在本發(fā)明的實(shí)施中，我們限制FIFO深度的調(diào)整選擇有3種，為減1，減2和加1。由于在復(fù)用方向，輸入的4組SFI-4互相獨(dú)立，對(duì)一組SFI-4的FIFO深度調(diào)整不影響其它組，所以最多(3+3+3)＝9次調(diào)整動(dòng)作就可以實(shí)現(xiàn)復(fù)用方向的SFI-4組間高速數(shù)據(jù)去抖。
圖3為復(fù)用(MUX)方向的SFI-4組間相位差異指示的數(shù)字電路實(shí)現(xiàn)框圖，該電路具體由FPGA電路實(shí)現(xiàn)。圖3中，標(biāo)記為SFI_FR1至SFI_FR4的4組SFI-4接口的幀頭指示信號(hào)，其從低電平跳轉(zhuǎn)到高電平指示SDH幀頭的開始。SFI_SOH_CLK為第一組SFI-4接口的開銷提取時(shí)鐘。4組幀指示信號(hào)最先從低電平跳轉(zhuǎn)到高電平將觸發(fā)此電路，并將此時(shí)的相位差異信號(hào)通過REG0至REG4端口輸出。如果4組SFI-4接口間差異小于一個(gè)時(shí)鐘周期，則REG0至REG4都為1，如果其中某一個(gè)組存在延時(shí)差異，則該組對(duì)應(yīng)的REG端口輸出為0。
圖4為解復(fù)用(DEMUX)方向的自適應(yīng)SFI-4接口組間延時(shí)的自適應(yīng)糾正的的流程圖。在解復(fù)用方向，雖然解復(fù)用成4組SFI-4后送給STM256幀處理芯片，但這4組SFI-4互相之間是相關(guān)的。只有這4組SFI-4接口間的時(shí)延調(diào)整到一致時(shí)，才能得到正常的幀頭指示信號(hào)。因此，本發(fā)明采用第一組SFI-4的幀頭指示信號(hào)作為差異指示。如果第一組SFI-4的幀頭指示信號(hào)沒有從低電平跳轉(zhuǎn)到高電平的周期變化，表示4組SFI-4接口之間存在相位差異，此延時(shí)差異信號(hào)使得CPU控制SFI-4接口的FIFO深度。FIFO深度的變化在N到-N之間。由于每組SFI-4接口的FIFO深度調(diào)整都會(huì)影響到幀頭的定位，所以在以第一組為基準(zhǔn)情況下，其余三組中每組調(diào)整的可能狀態(tài)為N，N-1，……，1，0，-1，……，-N+1，-N共2N+1種狀態(tài)，三組總共最大的FIFO調(diào)整次數(shù)為(2N+1)3。一般情況下N的數(shù)值取2，這樣三組緩存器調(diào)整FIFO深度最多125次，就可實(shí)現(xiàn)4組SFI-4接口間的高速數(shù)據(jù)去抖。
本發(fā)明的上述具體實(shí)施例僅僅為了進(jìn)一步說明本發(fā)明，并不對(duì)本發(fā)明保護(hù)范圍構(gòu)成限定。本發(fā)明保護(hù)范圍由所附權(quán)利要求書限定。
權(quán)利要求
1.一種用于40G SDH系統(tǒng)高速并行總線組間延時(shí)糾正方法，該方法包括如下步驟在復(fù)用方向?qū)?4路STM4信號(hào)分為4組，每組為16路STM4信號(hào)；由STM256處理芯片將每組16路STM4信號(hào)復(fù)用形成一個(gè)STM64數(shù)據(jù)幀；由STM256處理芯片將4個(gè)STM64數(shù)據(jù)幀的幀頭信號(hào)輸出給復(fù)用方向延時(shí)差異指示電路，并以第一組STM64信號(hào)的幀頭指示作為參考，產(chǎn)生其余各組數(shù)據(jù)幀的延時(shí)差異指示信號(hào)；CPU檢測各組的延時(shí)差異指示信號(hào)，當(dāng)發(fā)現(xiàn)某一組未同步時(shí)，CPU控制調(diào)節(jié)該組緩存器的緩存深度，直至該組同步；在解復(fù)用方向提取第一組STM64信號(hào)的幀頭信號(hào)，如果能夠提取，則判斷為各組信號(hào)已經(jīng)同步；如果未能提取出第一組STM64信號(hào)的幀頭信號(hào)，則判斷為各組信號(hào)之間未能同步，則CPU控制其余各組信號(hào)的緩存器調(diào)整緩存深度，直至提取出第一組STM64信號(hào)的幀頭信號(hào)為止。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于在復(fù)用方向，利用各組數(shù)據(jù)幀的幀頭指示信號(hào)和第一組數(shù)據(jù)幀的開銷提取時(shí)鐘產(chǎn)生各組數(shù)據(jù)幀的延時(shí)差異指示信號(hào)，如果某一組與第一組之間沒有延時(shí)差異，則該組的延時(shí)差異指示信號(hào)為1，如果某一組與第一組之間存在延時(shí)差異，該組對(duì)應(yīng)的延時(shí)差異指示信號(hào)為0，CPU以該延時(shí)差異指示信號(hào)作為調(diào)整該組緩存器緩存深度的依據(jù)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于在復(fù)用方向，CPU對(duì)各組緩存器的緩存深度調(diào)節(jié)方式為，緩存深度減1或緩存深度減2或緩存深度加1，對(duì)復(fù)用方向的組間延時(shí)差異的調(diào)整最多9次就可以完成。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于在解復(fù)用方向，以是否能夠提取第一組STM64信號(hào)的幀頭指示信號(hào)作為延時(shí)差異指示信號(hào)，如果存在延時(shí)差異，則調(diào)整其余三組的緩存深度。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于在解復(fù)用方向，每組緩存器的緩存深度調(diào)節(jié)方式為在±2之間調(diào)節(jié)緩存深度，這樣其余三組緩存器的緩存深度可以為調(diào)節(jié)為加2、加1、不變、減1、減2共五種狀態(tài)，調(diào)節(jié)三組緩存器最多125次，就可以實(shí)現(xiàn)解復(fù)用方向各組數(shù)據(jù)幀同步。
全文摘要
本發(fā)明涉及一種40G SDH系統(tǒng)中的高速并行總線組間延時(shí)的自適應(yīng)糾正方法，具體應(yīng)用于40G系統(tǒng)成幀器芯片內(nèi)對(duì)各組SFI－4接口信號(hào)進(jìn)行延時(shí)糾正的方法，該方法由于通過對(duì)STM256處理芯片中SFI－4信號(hào)緩存器先入先出(FIFO)過程控制，實(shí)現(xiàn)SFI－4組間的印刷電路板(PCB)的信號(hào)線布線差異最高可達(dá)到10個(gè)時(shí)鐘周期以上，突破了SFI－4接口規(guī)范中0.1時(shí)鐘周期的要求，大大降低了PCB布線的限制，從而降低了PCB設(shè)計(jì)難度。
文檔編號(hào)H04J3/16GK1588832SQ20041008029
公開日2005年3月2日 申請(qǐng)日期2004年9月30日 優(yōu)先權(quán)日2004年9月30日
發(fā)明者江柳, 胡曉君, 呂建新 申請(qǐng)人:烽火通信科技股份有限公司