專利名稱：高速通信網(wǎng)絡(luò)環(huán)境模擬器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于網(wǎng)絡(luò)通信技術(shù)領(lǐng)域，具體是一種高速通信網(wǎng)絡(luò)環(huán)境模擬器，可為通信網(wǎng)絡(luò)試驗(yàn)及驗(yàn)證網(wǎng)絡(luò)協(xié)議提供室內(nèi)模擬環(huán)境。
背景技術(shù)：
隨著人們對(duì)網(wǎng)絡(luò)通信要求的增強(qiáng)，近年來對(duì)網(wǎng)絡(luò)通信(固定網(wǎng)絡(luò)、移動(dòng)網(wǎng)絡(luò)、Ad-hoc網(wǎng)絡(luò))的研究不斷升溫，研究各種網(wǎng)絡(luò)協(xié)議以及算法。與點(diǎn)對(duì)點(diǎn)通信不同，網(wǎng)絡(luò)通信是一組用戶同時(shí)可以互連互通。提供互連互通的設(shè)施抽象為網(wǎng)絡(luò)環(huán)境，如有線交換中心或無線信道。
對(duì)大規(guī)模網(wǎng)絡(luò)通信的研究是一個(gè)復(fù)雜的過程，特別是網(wǎng)絡(luò)的路由算法、網(wǎng)絡(luò)管理、網(wǎng)絡(luò)協(xié)議體系的調(diào)試驗(yàn)證，當(dāng)用戶數(shù)增加時(shí)研究工作更加困難。為此，必須尋求有效的調(diào)試方法和措施。目前對(duì)網(wǎng)絡(luò)進(jìn)行研究的基本方法有三種模型分析、系統(tǒng)模擬以及實(shí)際試驗(yàn)。其中，模型分析依賴于數(shù)學(xué)工具和建模方法的支持，用在研究初期理論分析階段，而且分析的結(jié)果與現(xiàn)實(shí)情況往往也是差距巨大。而系統(tǒng)模擬受限于運(yùn)行資源，只能對(duì)少量節(jié)點(diǎn)網(wǎng)絡(luò)進(jìn)行模擬，由于網(wǎng)絡(luò)通信節(jié)點(diǎn)之間連接關(guān)系的易變性，對(duì)各種拓?fù)浣Y(jié)構(gòu)進(jìn)行模擬，無法做到實(shí)時(shí)控制，所以不能直觀地看到網(wǎng)絡(luò)數(shù)據(jù)流動(dòng)控制過程。依托物理信道直接試驗(yàn)可以做到適時(shí)直觀，但是它的弊端是明顯的[1]物理信道試驗(yàn)成本很高。要使一個(gè)無線移動(dòng)網(wǎng)絡(luò)運(yùn)行，需要終端設(shè)備，無線收發(fā)設(shè)備，移動(dòng)設(shè)備，維護(hù)運(yùn)行的人力。在實(shí)際試驗(yàn)過程中，發(fā)現(xiàn)問題現(xiàn)場(chǎng)修改困難，只能回到室內(nèi)進(jìn)行綜合考慮，導(dǎo)致頻繁上信道試驗(yàn)，這是人力財(cái)力無法支持的。
信道單一。目前國(guó)產(chǎn)無線電收發(fā)設(shè)備單一，頻帶覆蓋范圍有限(如短波、超短波、微波等)，一套系統(tǒng)無法對(duì)各種協(xié)議進(jìn)行驗(yàn)證。
網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)難以控制。由于無線電波受環(huán)境和地理位置的影響大，無法準(zhǔn)確控制希望的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，試驗(yàn)結(jié)果有又局限性，對(duì)網(wǎng)絡(luò)協(xié)議和控制的驗(yàn)證不充分，難以達(dá)到預(yù)期的效果。
綜上所述，在網(wǎng)絡(luò)通信的研制階段，需要有一種既經(jīng)濟(jì)又方便的設(shè)備，在基帶傳輸環(huán)境下模擬無線通信和提供網(wǎng)絡(luò)交換的功能。但目前還尚未有這類產(chǎn)品出現(xiàn)，而僅有信道模擬器。如，王俊 高鵬 李宏 牛力丕提出的“數(shù)字化實(shí)時(shí)無線信道模擬器”，參見《電路與系統(tǒng)學(xué)報(bào)》2004，9(2).-135-137，129；吳國(guó)杭 劉敬濤提出的“信道模擬器的設(shè)計(jì)與FPGA實(shí)現(xiàn)”，參見《今日電子》2003，(11).-20-21，19，一般由FPGA和DSP實(shí)現(xiàn)的信道模擬器，主要是模擬無線信道特性。它的目的是模擬在無線信道受到干擾(無線電波的衰落，多經(jīng)傳輸，同頻干擾等)后，電波的傳輸引起誤碼情況，以便使研究者采取檢錯(cuò)和糾錯(cuò)措施。它只能提供點(diǎn)對(duì)點(diǎn)的通信，沒有網(wǎng)絡(luò)和交換功能。
徐玉濱強(qiáng)蔚提出“無線通信的交換網(wǎng)絡(luò)設(shè)計(jì)”，參見《移動(dòng)通信》1997，21(1).-19-21，是利用MCS-51系列單片微機(jī)技術(shù)，實(shí)現(xiàn)對(duì)模擬開關(guān)陣列集成電路的控制構(gòu)成交換矩陣網(wǎng)絡(luò)，完成多條有線電話與多個(gè)無線信道之間的自動(dòng)接續(xù)，完成多個(gè)無線信道與多個(gè)無線信道之間的自動(dòng)接續(xù)?；谛∫?guī)模集成電路，針對(duì)有、無線轉(zhuǎn)換設(shè)計(jì)的，其功能簡(jiǎn)單，沒有拓?fù)鋭?dòng)態(tài)變換功能；沒有加誤碼，無法模擬信道特性。
趙志峰 田暢 等提出“Ad hoc網(wǎng)絡(luò)協(xié)議調(diào)試環(huán)境的設(shè)計(jì)與實(shí)現(xiàn)”，見《電信科學(xué)》，2001，17(10).-12-15，基于Adhoc網(wǎng)絡(luò)的多跳特性和節(jié)點(diǎn)的移動(dòng)性協(xié)議的調(diào)試提出，由一臺(tái)主計(jì)算機(jī)配多串口卡實(shí)現(xiàn)的，基于軟算法實(shí)現(xiàn)交換功能，具有一定的調(diào)試網(wǎng)絡(luò)通信功能。工作原理是將一個(gè)通信節(jié)點(diǎn)的數(shù)據(jù)從串口按字節(jié)讀入計(jì)算機(jī)，根據(jù)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)再發(fā)向另外的串口，實(shí)現(xiàn)數(shù)據(jù)的流控。加載誤碼是以字節(jié)為單位，以錯(cuò)字節(jié)數(shù)進(jìn)行統(tǒng)計(jì)。這種模擬器存在如下問題和不足[1]數(shù)據(jù)傳輸延時(shí)大，其實(shí)時(shí)性差。
節(jié)點(diǎn)之間通信沒有形成實(shí)時(shí)數(shù)據(jù)流，不是即時(shí)透明的。而是通過主機(jī)轉(zhuǎn)發(fā)，串口讀入某節(jié)點(diǎn)數(shù)據(jù)，再根據(jù)拓?fù)浣Y(jié)構(gòu)發(fā)送到與另一節(jié)點(diǎn)相連的串口，數(shù)據(jù)傳輸需占用主機(jī)時(shí)間。假如需要多跳轉(zhuǎn)發(fā)的話，延時(shí)會(huì)進(jìn)一步擴(kuò)大，無法滿足實(shí)時(shí)性要求。串口工作在中斷方式，而多個(gè)串口中斷工作，主機(jī)負(fù)載很重，務(wù)必對(duì)主機(jī)提高要求加大成本。當(dāng)前計(jì)算機(jī)串口速率最高達(dá)115.2kbps，所以通信速率不會(huì)很高，難以滿足通信發(fā)展的要求。
信道誤碼是以數(shù)據(jù)字節(jié)為單位添加的而不是整個(gè)比特流，難以較真實(shí)反映隨參信道特征，無法模擬不同特征的信道。
體積大、成本高、沒有網(wǎng)絡(luò)環(huán)境儲(chǔ)存功能。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是克服現(xiàn)有技術(shù)之不足，提供一種高速通信網(wǎng)絡(luò)環(huán)境模擬器，在基帶傳輸環(huán)境下模擬各種通信信道和提供網(wǎng)絡(luò)交換功能，為通信網(wǎng)絡(luò)試驗(yàn)及驗(yàn)證網(wǎng)絡(luò)協(xié)議提供一個(gè)室內(nèi)的模擬平臺(tái)。
本發(fā)明解決的技術(shù)問題的方案是采用微處理器加可編程邏輯器件的實(shí)現(xiàn)方案。即所述通信網(wǎng)絡(luò)模擬器的主要組成包括微處理器MCU、可編程邏輯器件FPGA及其外圍組件鍵盤、液晶顯示屏、存儲(chǔ)器和PC機(jī)接口、八個(gè)通信節(jié)點(diǎn)接口。所述微處理器MCU通過軟件將上述器件聯(lián)系成完整的系統(tǒng)。MCU是主控單片機(jī)，完成系統(tǒng)的控制，產(chǎn)生開關(guān)矩陣控制信號(hào)、誤碼選擇控制信號(hào)和通信速率選擇控制信號(hào)，并將所產(chǎn)生的信號(hào)傳輸?shù)娇删幊踢壿嬈骷﨔PGA進(jìn)行處理。所述可編程邏輯器件FPGA是網(wǎng)絡(luò)模擬器的核心模塊，在主控MCU的控制下，完成模擬器的主要功能。FPGA通過數(shù)據(jù)總線和控制總線與MCU相連接，采用同步串行接口或異步串行接口與八路通信節(jié)點(diǎn)連接。經(jīng)由數(shù)據(jù)總線接收來自MCU的矩陣控制信號(hào)，并鎖存在存儲(chǔ)單元內(nèi)。經(jīng)由控制總線接收來自MCU的速率選擇和誤碼率選擇控制信號(hào)。用開關(guān)矩陣控制信號(hào)控制通信節(jié)點(diǎn)數(shù)據(jù)信號(hào)流向，形成一個(gè)交換網(wǎng)絡(luò)，實(shí)現(xiàn)預(yù)設(shè)置的拓?fù)浣Y(jié)構(gòu)以及形成的路由關(guān)系。對(duì)通信節(jié)點(diǎn)的輸入、輸出信號(hào)進(jìn)行處理，實(shí)現(xiàn)信號(hào)的實(shí)時(shí)透明傳輸。將隨參信道特征歸一化為多種誤碼率，在誤碼選擇信號(hào)控制下選擇誤碼，加載誤碼并輸出相應(yīng)的誤碼流，模擬種種信道特征。在速率選擇信號(hào)控制下產(chǎn)生各種通信速率時(shí)鐘信號(hào)和所需的時(shí)序控制信號(hào)。由此，通過FPGA一塊芯片，構(gòu)造了一個(gè)數(shù)據(jù)透明實(shí)時(shí)傳輸?shù)慕粨Q網(wǎng)絡(luò)，而不需要主機(jī)參與。
與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點(diǎn)1.本發(fā)明提供一個(gè)研究信道的誤碼特性、數(shù)據(jù)碰撞及多跳終端之間的轉(zhuǎn)發(fā)組網(wǎng)、自適應(yīng)路由等功能的通信網(wǎng)絡(luò)環(huán)境。用于在基帶傳輸環(huán)境下，模擬網(wǎng)絡(luò)拓樸結(jié)構(gòu)變化和移動(dòng)通信信道特征?？梢栽谑覂?nèi)驗(yàn)證網(wǎng)絡(luò)通信協(xié)議的正確性，而不必依托實(shí)際的物理信道，做大量的野外試驗(yàn)，可降低試驗(yàn)成本、縮短研制周期，是驗(yàn)證網(wǎng)絡(luò)參數(shù)和性能以及網(wǎng)絡(luò)協(xié)議的良好平臺(tái)。具有設(shè)計(jì)簡(jiǎn)單，工作穩(wěn)定，體積小，成本低的優(yōu)點(diǎn)。
2.歸一化的誤碼率方案支持各種信道模型，因?yàn)閿?shù)據(jù)經(jīng)過隨參信道傳輸?shù)淖罱K結(jié)果表現(xiàn)在誤碼率的高低。用誤碼率這一參數(shù)理論上可以涵蓋各種信道特征，本設(shè)備提供8種選擇，覆蓋有線、無線、移動(dòng)、固定等信道特征。誤碼率不僅反映信道傳輸質(zhì)量，也間接的體現(xiàn)移動(dòng)信道的遠(yuǎn)近效應(yīng)。因此，在希望的傳輸路徑上加載預(yù)設(shè)的誤碼率是非常有用的。是軟件仿真和物理信道試驗(yàn)無法達(dá)到的。
3.數(shù)據(jù)傳輸實(shí)時(shí)透明且支持多種通信速率，本發(fā)明提供了數(shù)據(jù)直接交換的物理通道和8路節(jié)點(diǎn)通信接口，任意兩節(jié)點(diǎn)間通信是靠鏈路接續(xù)的而不需要主機(jī)參與，因而是實(shí)時(shí)的。可以支持16種(同步8種，異步8種)通信速率，只要改變通信速率設(shè)置，就可以模擬不同的網(wǎng)絡(luò)環(huán)境。如低速的短波無線電網(wǎng)絡(luò)、中速的超短波無線電網(wǎng)絡(luò)、高速的微波網(wǎng)絡(luò)以及有線網(wǎng)絡(luò)等，這種靈活性使得用途大為擴(kuò)展，是實(shí)際物理信道無法比擬的。
4.智能化設(shè)計(jì)使拓樸結(jié)構(gòu)的設(shè)置、更改方便靈活，本發(fā)明面板帶320*240的液晶顯示屏和34鍵的鍵盤，還配有主機(jī)接口，可以脫離/連接主機(jī)設(shè)置網(wǎng)絡(luò)環(huán)境和運(yùn)行參數(shù)，網(wǎng)絡(luò)的連通關(guān)系可以手動(dòng)變更，也可以自動(dòng)變更；人機(jī)界面操作簡(jiǎn)單直觀，所有的網(wǎng)絡(luò)環(huán)境和運(yùn)行參數(shù)可以直接鍵入，這就使網(wǎng)絡(luò)鏈路中通信節(jié)點(diǎn)的連通、變更、轉(zhuǎn)發(fā)關(guān)系的設(shè)置非常方便、快捷，特別是對(duì)于具有較為復(fù)雜的拓樸結(jié)構(gòu)，要采用軟件仿真還是實(shí)際信道試驗(yàn)，都是困難的，但是用本發(fā)明來模擬復(fù)雜的拓樸結(jié)構(gòu)就容易實(shí)現(xiàn)。本發(fā)明能提供了準(zhǔn)確的網(wǎng)絡(luò)模型，可以實(shí)時(shí)直觀地觀察到全網(wǎng)通信控制的全過程，實(shí)現(xiàn)空中數(shù)據(jù)的交換功能。具有網(wǎng)絡(luò)環(huán)境存儲(chǔ)功能，可存儲(chǔ)預(yù)設(shè)的20套網(wǎng)絡(luò)環(huán)境，通過按鍵可選擇任意一套預(yù)設(shè)的網(wǎng)絡(luò)環(huán)境。
5.具有可擴(kuò)充性，如果多臺(tái)設(shè)備聯(lián)用，可擴(kuò)大網(wǎng)絡(luò)規(guī)模。


圖1是本發(fā)明高速網(wǎng)絡(luò)環(huán)境模擬器與通信節(jié)點(diǎn)連接示意2是本發(fā)明組成及接口框3是本發(fā)明FPGA功能框4是FPGA對(duì)信號(hào)輸入處理示意5是FPGA信號(hào)輸出處理示意6是FPGA開關(guān)矩陣控制數(shù)據(jù)流向示意7是FPGA誤碼選擇、加載示意8是FPGA時(shí)鐘產(chǎn)生示意9是主控MCU主程序流程10是本發(fā)明移動(dòng)自組織網(wǎng)絡(luò)結(jié)構(gòu)示意圖具體實(shí)施方式
下面參照附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說明。參見圖1、圖2，本發(fā)明采用微處理器加可編程邏輯器件的實(shí)現(xiàn)方案，構(gòu)成一個(gè)網(wǎng)絡(luò)鏈路，使各通信接點(diǎn)數(shù)據(jù)按照預(yù)設(shè)的拓樸結(jié)構(gòu)自動(dòng)流通，而不需要主機(jī)參與，達(dá)到數(shù)據(jù)實(shí)時(shí)傳輸。在基帶傳輸環(huán)境下模擬種種通信信道和提供網(wǎng)絡(luò)交換功能。網(wǎng)絡(luò)模擬器的組成包括微處理器MCU、可編程邏輯器件FPGA，外圍組件鍵盤和液晶顯示屏、存儲(chǔ)器和PC機(jī)接口及八個(gè)通信節(jié)點(diǎn)接口。微處理器MCU通過軟件將上述器件組成一個(gè)整體。MCU是主控單片機(jī)，采用華邦公司的W78LE516-44單片機(jī)，完成系統(tǒng)的控制。主控MCU產(chǎn)生開關(guān)矩陣控制信號(hào)、誤碼選擇控制信號(hào)和速率選擇控制信號(hào)，將這三種控制信號(hào)送給可編程邏輯器件FPGA進(jìn)行控制。主控MCU用矩陣函數(shù)描述通信網(wǎng)絡(luò)的拓樸關(guān)系，通過改變矩陣函數(shù)元素值，映射改變通信網(wǎng)絡(luò)中通信節(jié)點(diǎn)的連通關(guān)系和網(wǎng)絡(luò)中節(jié)點(diǎn)之間鏈路的連通和斷開。假設(shè)通信環(huán)境模擬器連接終端數(shù)為n個(gè)，n×n的開關(guān)矩陣函數(shù) 其中Dij為節(jié)點(diǎn)的終端編號(hào)，當(dāng)Dij＝1時(shí)，節(jié)點(diǎn)i與節(jié)點(diǎn)j的鏈路是連通的，當(dāng)Dij＝0時(shí)，Di與Dj的鏈路是斷開的。當(dāng)i＝j(luò)時(shí)，Dij＝0，Di與Dj為同一個(gè)節(jié)點(diǎn)，即任一個(gè)節(jié)點(diǎn)不能自發(fā)自收。為了簡(jiǎn)化設(shè)計(jì)，本系統(tǒng)描述的鏈路是雙向的，即Dij＝Dji。
矩陣函數(shù)是MCU產(chǎn)生的，由鍵盤的矩陣按鍵得到矩陣函數(shù)元素值，將其轉(zhuǎn)化為矩陣開關(guān)控制信號(hào)，送到FPGA的矩陣開關(guān)寄存器(拓?fù)浼拇嫫?鎖存。開關(guān)矩陣有7×8＝56個(gè)開關(guān)信號(hào)，但在雙向連通且誤碼率相同的條件下，其收、發(fā)兩個(gè)開關(guān)可共用一個(gè)控制信號(hào)，故可以用28個(gè)開關(guān)信號(hào)來實(shí)現(xiàn)一個(gè)指定的網(wǎng)絡(luò)結(jié)構(gòu)。每個(gè)開關(guān)的狀態(tài)由一位1或0表示，映射為28比特信息，送入FPGA的拓?fù)浼拇嫫鳌?br> 可編程邏輯器件FPGA是本發(fā)明的核心器件，受控于主控MCU，完成網(wǎng)絡(luò)模擬器的主要功能?？删幊踢壿嬈骷﨔PGA采用Altera公司推出的EP1C3T144C8芯片。開發(fā)使用了該芯片的原理圖方式輸入、Verilog HDL輸入、混合設(shè)計(jì)方法，使FPGA具有開關(guān)矩陣信號(hào)的鎖存與控制，位同步時(shí)鐘信號(hào)的產(chǎn)生與控制，輸入、輸出信號(hào)處理，誤碼信號(hào)產(chǎn)生、選擇、加載功能。
參見圖3，可編程邏輯器件FPGA通過數(shù)據(jù)總線和控制總線與MCU相連接，并且與模擬器的八路通信節(jié)點(diǎn)接口采用同步串行接口或異步串行接口。經(jīng)由數(shù)據(jù)總線接收來自主控MCU的矩陣控制信號(hào)，并鎖存在FPGA的存儲(chǔ)單元。經(jīng)由控制總線接收來自主控MCU的速率選擇和誤碼率選擇控制信號(hào)。用MCU輸入的開關(guān)控制信號(hào)，形成一個(gè)交換網(wǎng)絡(luò)，控制通信節(jié)點(diǎn)的數(shù)據(jù)信號(hào)流向，從而實(shí)現(xiàn)預(yù)設(shè)的拓?fù)浣Y(jié)構(gòu)以及形成的路由關(guān)系；對(duì)通信節(jié)點(diǎn)的輸入、輸出信號(hào)進(jìn)行處理，實(shí)現(xiàn)信號(hào)的實(shí)時(shí)透明傳輸；在誤碼選擇信號(hào)控制下，選擇、加載誤碼，輸出相應(yīng)的誤碼流；在速率選擇信號(hào)控制下產(chǎn)生各種通信速率時(shí)鐘信號(hào)和所需的時(shí)序控制信號(hào)。由此，通過FPGA一塊芯片，構(gòu)造了一個(gè)數(shù)據(jù)透明實(shí)時(shí)傳輸?shù)慕粨Q網(wǎng)絡(luò)，而不需要主機(jī)參與。
本發(fā)明將通信信道的噪聲、衰落、多徑、干擾信號(hào)歸一化為誤碼率，共產(chǎn)生八種誤碼率。在任意通信雙方鏈路中加載不同的誤碼率，模擬有線、無線、固定、移動(dòng)各種隨參信道特性，以便在基帶傳輸環(huán)境下，對(duì)數(shù)據(jù)傳輸?shù)木幋a、解碼和檢錯(cuò)機(jī)制進(jìn)行驗(yàn)證，觀察控制信道傳輸質(zhì)量。誤碼率不僅反映信道傳輸質(zhì)量，也間接體現(xiàn)移動(dòng)通信的遠(yuǎn)近效應(yīng)，因此在希望的傳輸路徑上加載預(yù)設(shè)的誤碼率是非常有用的。其誤碼的生成機(jī)制是對(duì)一個(gè)誤碼率統(tǒng)計(jì)周期內(nèi)隨機(jī)性和突發(fā)性錯(cuò)誤進(jìn)行分解得出的。具體推算如下[1]誤碼模型隨參信道的誤碼一般包含有隨機(jī)和突發(fā)兩種類型。因此，誤碼模型中除了包含有隨機(jī)性的一個(gè)錯(cuò)誤型誤碼外(單個(gè)錯(cuò)誤)，也應(yīng)含有大于1個(gè)錯(cuò)誤的連續(xù)多個(gè)型誤碼(連續(xù)誤碼)。
誤碼率統(tǒng)計(jì)周期統(tǒng)計(jì)誤碼率的周期T必須遠(yuǎn)大于產(chǎn)生此誤碼率p的最少碼元數(shù)1/p，即Terror_period＝K/p。K值至少選擇10倍以上，當(dāng)然K越大，可信度越高，但當(dāng)p值小時(shí)，統(tǒng)計(jì)時(shí)間會(huì)很長(zhǎng)。從誤碼率統(tǒng)計(jì)的可信度和占有資源綜合考慮，設(shè)定K＝50，Terror_period＝50/p，即信道誤碼形式以T(或50/p個(gè)碼元)為周期重復(fù)。
誤碼生成算法要模擬以上兩類誤碼形式，將誤碼統(tǒng)計(jì)周期T內(nèi)的誤碼總數(shù)K個(gè)錯(cuò)誤分解為多次隨機(jī)和突發(fā)錯(cuò)誤，其分解原則描述如下①規(guī)定單個(gè)錯(cuò)誤占m個(gè)，例如取m＝K/2(整數(shù))，其他類型錯(cuò)誤個(gè)數(shù)之和＝K-m。
②以(K-m)/2(取整)為最大值，在2～(K-m)/2自然數(shù)值中隨機(jī)選擇數(shù)值n，當(dāng)Σi=1lni≤K-m2]]>時(shí)，此n值即為一次突發(fā)錯(cuò)誤所包含的碼元個(gè)數(shù)，繼續(xù)選擇n；③當(dāng)K-m>Σi=1lni>K-m2]]>時(shí)，改為在2~(K-Σi=1lni)]]>自然數(shù)中選取下一次n值，直到Σi=1lni=K-m]]>為止。
這樣可得到在一個(gè)T周期中將產(chǎn)生m次單個(gè)型誤碼和L次突發(fā)型誤碼。誤碼發(fā)生次數(shù)為m+L，誤碼總數(shù)為K。
根據(jù)誤碼生成的算法，得出八種誤碼率分布圖案1×10-2，5×10-3，1×10-3，5×10-4，1×10-4，5×10-5，1×10-5，無誤碼，這些誤碼率可以涵蓋大多數(shù)信道特性，包括有線信道。將各種誤碼率分布圖案數(shù)據(jù)固化在FPGA的RAM中。如果將原始誤碼圖案全部?jī)?chǔ)存，數(shù)據(jù)量很大，占用很多資源，必須將原始誤碼信息進(jìn)行壓縮。按照誤碼產(chǎn)生的算法，誤碼序列是由二進(jìn)制0、1碼組成，序列中的“1”表示該位置上有誤碼，“0”表示該位置上無誤碼。那么序列中大部分碼是無誤碼的“0”序列，因此提供了壓縮的空間。其壓縮算法是對(duì)整個(gè)序列中連續(xù)的“1”和“0”計(jì)數(shù)，計(jì)數(shù)值序列就是壓縮后的誤碼信息。解壓采取如下方法當(dāng)選中某一種誤碼率對(duì)應(yīng)的誤碼信息時(shí)，將該誤碼率對(duì)應(yīng)的誤碼壓縮信息解壓縮，恢復(fù)出原始的誤碼流。解壓縮過程是壓縮過程的逆操作。
參見圖4，高速網(wǎng)絡(luò)環(huán)境模擬器接收各終端輸入的數(shù)據(jù)，送入可編程邏輯器件FPGA進(jìn)行信號(hào)處理。首先FPGA對(duì)輸入的同步數(shù)據(jù)SRXD1和異步數(shù)據(jù)ARXD1進(jìn)行二選一后，進(jìn)入輸入處理模塊，分別進(jìn)行處理。異步數(shù)據(jù)經(jīng)異步數(shù)據(jù)提取模塊去掉起始位和結(jié)束位，變?yōu)榧償?shù)據(jù)流，便于加載誤碼。同時(shí)產(chǎn)生相應(yīng)的位時(shí)鐘信號(hào)ABCLK1，一同輸入到誤碼加載模塊。圖中的READY1信號(hào)是數(shù)據(jù)準(zhǔn)備就緒的指示，用于異步信號(hào)的還原。同步支路信號(hào)進(jìn)入同步數(shù)據(jù)處理模塊，完成位時(shí)鐘的抽樣，得到SRXD11，實(shí)現(xiàn)輸入信號(hào)和模擬器時(shí)鐘信號(hào)的同步。相應(yīng)產(chǎn)生出位時(shí)鐘信號(hào)SBCLK1。兩路信號(hào)產(chǎn)生之后，由后面的電路合成數(shù)據(jù)信號(hào)RXD11和時(shí)鐘信號(hào)BCLK1。共有八路輸入數(shù)據(jù)處理模塊，對(duì)輸入數(shù)據(jù)進(jìn)行處理。
與數(shù)據(jù)輸入處理模塊相對(duì)應(yīng)的有數(shù)據(jù)輸出處理模塊，其作用是將流向某一節(jié)點(diǎn)的數(shù)據(jù)匯合成一路信號(hào)，將異步數(shù)據(jù)添加上起始位和結(jié)束位，還原成異步傳輸信號(hào)格式。如圖5所示，在數(shù)據(jù)輸出處理模塊內(nèi)，節(jié)點(diǎn)數(shù)據(jù)匯合模塊將流向某節(jié)點(diǎn)的信號(hào)TXD21、TXD31、TXD41、TXD51、TXD61、TXD71和TXD81共七個(gè)節(jié)點(diǎn)數(shù)據(jù)經(jīng)矩陣開關(guān)控制之后匯聚流向節(jié)點(diǎn)TXD11的數(shù)據(jù)。異步數(shù)據(jù)還原模塊在TXD11純數(shù)據(jù)流上添加起始位和結(jié)束位，在位時(shí)鐘信號(hào)BCLK1驅(qū)動(dòng)下還原成異步傳輸信號(hào)格式ATXD1。同步信號(hào)則直接輸出。需要有8個(gè)相同的輸出數(shù)據(jù)處理模塊對(duì)輸出數(shù)據(jù)進(jìn)行處理。
參見圖6，經(jīng)輸入數(shù)據(jù)處理模塊處理的信號(hào)RXD11進(jìn)入FPGA的矩陣控制模塊，在矩陣信號(hào)控制下，進(jìn)行數(shù)據(jù)分流，分向RXD12、RXD13、RXD14、RXD15、RXD16、RXD17、RXD18七個(gè)節(jié)點(diǎn)。cij為矩陣控制信號(hào)，矩陣控制信號(hào)控制數(shù)據(jù)信號(hào)的流向，形成交換網(wǎng)絡(luò)，實(shí)現(xiàn)空中數(shù)據(jù)的交換功能。共有相同的8個(gè)矩陣控制模塊，分別控制八個(gè)通信節(jié)點(diǎn)的數(shù)據(jù)流向。
參見圖7，誤碼選擇信號(hào)R-SEL[2..0]和誤碼使能控制信號(hào)R-EN來自MCU，由輸入處理模塊提供的位同步時(shí)鐘BCLKI(I＝1，2…8)對(duì)誤碼信號(hào)抽樣，使得與來自開關(guān)矩陣流出數(shù)據(jù)同步，共同合成帶有誤碼的信號(hào)TXD1。誤碼信號(hào)有8種選擇。
參見圖8，F(xiàn)PGA的時(shí)鐘模塊用于對(duì)輸入信號(hào)的同步。雖然各個(gè)節(jié)點(diǎn)數(shù)據(jù)發(fā)送是隨機(jī)的，但進(jìn)入網(wǎng)絡(luò)模擬器以后，由模擬器的時(shí)鐘信號(hào)定位，與誤碼信號(hào)同步，便于交換和控制。因?yàn)橥絺鬏敽彤惒絺鬏斔俾什煌斎胫黝l有兩種，即異步時(shí)鐘11.0592Mhz和同步時(shí)鐘16.384Mhz，在選擇同步或異步工作方式時(shí)同時(shí)選定了相應(yīng)的主頻。異步使能信號(hào)A-EN和同步使能信號(hào)S-EN由主控MCU產(chǎn)生，用來控制時(shí)鐘模塊的工作。主控MCU通信速率控制信號(hào)控制時(shí)鐘選擇通信速率，時(shí)鐘選擇信號(hào)3bit用來選擇通信速率，每種工作方式支持八種速率異步方式支持4.8kbps，9.6kbps，19.2kbps，38.4kbps，57.6kbps，115.2kbps，230.4kbps，460.8kbps同步方式支持16kbps，32kbps，64kbps，128kbps，256kbps，512kbps，1024kbps，2048kbps本發(fā)明提供了如此多的速率供選擇，可以模擬不同速率的信道特點(diǎn)，可以模擬無線、有線、移動(dòng)、固定多種通信網(wǎng)絡(luò)特征。
在網(wǎng)絡(luò)環(huán)境模擬器中，MCU單片機(jī)是一個(gè)中央控制器，它通過固化在內(nèi)部存儲(chǔ)區(qū)的軟件將外圍一系列的部件聯(lián)系在一起，共同實(shí)現(xiàn)模擬器的各種功能。軟件系統(tǒng)包括主程序和一系列子程序，主程序流程如圖9所示，開機(jī)后首先初始化MCU單片機(jī)的內(nèi)部寄存器和外部接口和串行通信接口，清除液晶顯示器緩存區(qū)，顯示主菜單的三個(gè)選項(xiàng)新建網(wǎng)絡(luò)環(huán)境圖，讀取網(wǎng)絡(luò)環(huán)境(選擇預(yù)先存儲(chǔ)的網(wǎng)絡(luò)環(huán)境圖)，恢復(fù)上次網(wǎng)絡(luò)環(huán)境圖，此時(shí)進(jìn)入鍵盤處理程序，等待用戶用鍵盤選擇設(shè)置網(wǎng)絡(luò)環(huán)境1.讀取網(wǎng)絡(luò)環(huán)境這一功能的設(shè)置是為了避免重復(fù)操作。本發(fā)明設(shè)計(jì)了網(wǎng)絡(luò)環(huán)境存貯功能，即可將新建的網(wǎng)絡(luò)環(huán)境輸入完畢后存儲(chǔ)到rom中。共可存儲(chǔ)20套網(wǎng)絡(luò)環(huán)境，用1-20的編號(hào)區(qū)分，在液晶屏的底部顯示編號(hào)。選擇該功能后再選擇相應(yīng)的編號(hào)，按確定鍵即可讀出對(duì)應(yīng)的網(wǎng)絡(luò)環(huán)境。讀出其設(shè)置的參數(shù)之后，程序執(zhí)行如下過程——將拓?fù)鋱D以及環(huán)境參數(shù)送到液晶屏刷新顯示，包括節(jié)點(diǎn)之間的連通關(guān)系、誤碼率和通信速率；——將節(jié)點(diǎn)的連通關(guān)系轉(zhuǎn)換為開關(guān)矩陣信號(hào)、誤碼率、通信速率等參數(shù)送給FPGA進(jìn)行控制。
2.新建網(wǎng)絡(luò)環(huán)境選擇新建網(wǎng)絡(luò)環(huán)境圖后，進(jìn)入?yún)?shù)設(shè)置程序，包含工作模式(同步/異步)、信道速率、網(wǎng)絡(luò)的拓?fù)潢P(guān)系，各信道誤碼率等關(guān)鍵參數(shù)。操作步驟如下
——首先用左右鍵選擇想要編輯的拓?fù)鋱D的存儲(chǔ)編號(hào)，然后按確定鍵，進(jìn)入拓?fù)鋱D編輯模式。用上下鍵切換各項(xiàng)。
——輸入基本參數(shù)選擇工作模式同步/異步；選擇信道速率；選擇誤碼率。
——設(shè)置拓?fù)洵h(huán)境使用信道設(shè)定鍵“1-2”、“1-3”、“1-4”等設(shè)置節(jié)點(diǎn)之間的連通關(guān)系。例如，當(dāng)按下“2-3”鍵時(shí)，就設(shè)置了節(jié)點(diǎn)2與節(jié)點(diǎn)3之間的鏈路連通，當(dāng)再次按“2-3”鍵時(shí)，節(jié)點(diǎn)2與節(jié)點(diǎn)3之間的鏈路斷開。用戶在8個(gè)節(jié)點(diǎn)之間設(shè)置自己所需的拓?fù)浣Y(jié)構(gòu)。當(dāng)前拓?fù)鋱D設(shè)定好后可選“存儲(chǔ)拓?fù)鋱D”功能選擇存儲(chǔ)編號(hào)存儲(chǔ)當(dāng)前拓?fù)鋱D，如有后續(xù)拓?fù)鋱D可繼續(xù)選擇編號(hào)然后編輯，最多可含有20張拓?fù)鋱D。如果所有所需拓?fù)鋱D均已完成，可選“存儲(chǔ)網(wǎng)絡(luò)環(huán)境”功能選擇存儲(chǔ)編號(hào)存儲(chǔ)。最后按執(zhí)行鍵，屏幕會(huì)全部刷新，然后顯示待模擬的第一張拓?fù)鋱D，這時(shí)就已經(jīng)開始模擬網(wǎng)絡(luò)環(huán)境。
3.恢復(fù)網(wǎng)絡(luò)環(huán)境自動(dòng)恢復(fù)環(huán)境是為了避免非正常關(guān)機(jī)而造成之前輸入的網(wǎng)絡(luò)環(huán)境丟失(未存儲(chǔ)的。如已經(jīng)存儲(chǔ)也可用讀取網(wǎng)絡(luò)環(huán)境來恢復(fù))。在主控MCU的rom中設(shè)置一臨時(shí)存儲(chǔ)區(qū)，當(dāng)設(shè)置好網(wǎng)絡(luò)環(huán)境，并運(yùn)行后，系統(tǒng)首先將該網(wǎng)絡(luò)環(huán)境存儲(chǔ)到該臨時(shí)存儲(chǔ)區(qū)，之后再開始模擬。如果在模擬過程中異常關(guān)機(jī)，可選擇從而恢復(fù)之前的網(wǎng)絡(luò)環(huán)境，避免了重復(fù)輸入。要求將設(shè)置一套路由變化方案儲(chǔ)存起來，按設(shè)置的時(shí)間間隔動(dòng)態(tài)變化刷新。
完成網(wǎng)絡(luò)環(huán)境選擇后，將相應(yīng)的網(wǎng)絡(luò)環(huán)境參數(shù)和拓?fù)鋱D顯示在液晶屏上，顯示器以圖形顯示網(wǎng)絡(luò)拓連通關(guān)系，以文字顯示工作狀態(tài)。MCU將開關(guān)鍵值轉(zhuǎn)換為矩陣函數(shù)的開關(guān)控制信號(hào)，送給FPGA作為矩陣控制信號(hào)，實(shí)現(xiàn)網(wǎng)絡(luò)交換功能。
網(wǎng)絡(luò)拓?fù)鋱D的更換有手動(dòng)和自動(dòng)兩種，手動(dòng)是根據(jù)需要，由用戶重新設(shè)置參數(shù)；而自動(dòng)方式是根據(jù)路由協(xié)議變化。
在模擬的過程中按esc鍵，就可停止并退回到主菜單進(jìn)行下一步的操作。
本發(fā)明通過鍵盤設(shè)置網(wǎng)絡(luò)環(huán)境，使拓樸結(jié)構(gòu)的設(shè)置、更改方便靈活。網(wǎng)絡(luò)環(huán)境不僅通過鍵盤設(shè)置，還可以通過主機(jī)PC設(shè)置，為本發(fā)明增加了一種網(wǎng)絡(luò)設(shè)置方法，使系統(tǒng)的運(yùn)行更為靈活。
本發(fā)明模擬試驗(yàn)的實(shí)施例圖10是本發(fā)明進(jìn)行移動(dòng)自組織網(wǎng)絡(luò)通信試驗(yàn)?zāi)M示意圖。采用分布式分層管理兩層網(wǎng)絡(luò)結(jié)構(gòu)。該網(wǎng)絡(luò)路由器經(jīng)由高速網(wǎng)絡(luò)環(huán)境模擬器組成骨干網(wǎng)，而下一層子網(wǎng)也是經(jīng)由高速網(wǎng)絡(luò)環(huán)境模擬器組成。圖中示出三種不同協(xié)議的子網(wǎng)，每個(gè)子網(wǎng)可支持8個(gè)移動(dòng)通信節(jié)點(diǎn)，是一個(gè)能有效支持不同協(xié)議的移動(dòng)通信演示網(wǎng)。
當(dāng)在子網(wǎng)內(nèi)部或網(wǎng)間通信，首先需要在源節(jié)點(diǎn)和目的間尋找并建立一條可達(dá)到的最短路由。本發(fā)明的模擬器可替代有線、無線各種通信介質(zhì)，建立起直通或轉(zhuǎn)跳所需的路由。假設(shè)子網(wǎng)A內(nèi)部的網(wǎng)絡(luò)模擬器的拓樸結(jié)構(gòu)設(shè)置為A1-A2-A3-A1全連通狀態(tài)，則各節(jié)點(diǎn)之間均為一跳節(jié)點(diǎn)；如果網(wǎng)絡(luò)模擬器拓樸結(jié)構(gòu)設(shè)置為A1-A3-A2，則A1與A2之間的通信需要節(jié)點(diǎn)A3轉(zhuǎn)接，A1與A2互為二跳節(jié)點(diǎn)；如果A1和A2同時(shí)向A3發(fā)送數(shù)據(jù)，就發(fā)生了節(jié)點(diǎn)碰撞現(xiàn)象。假設(shè)子網(wǎng)A與子網(wǎng)C通信，那么要經(jīng)過骨干網(wǎng)尋求一條可達(dá)的路由。網(wǎng)絡(luò)協(xié)議判斷目的節(jié)點(diǎn)不在本網(wǎng)，經(jīng)過網(wǎng)關(guān)節(jié)點(diǎn)，進(jìn)入骨干網(wǎng)，尋求路徑，骨干網(wǎng)內(nèi)的拓樸結(jié)構(gòu)由網(wǎng)絡(luò)模擬器設(shè)定，設(shè)定過程和子網(wǎng)相同。當(dāng)尋找到與子網(wǎng)C相連接的路由器3，再進(jìn)入子網(wǎng)C，進(jìn)一步尋找，直至找到目的節(jié)點(diǎn)C3為止。一條可達(dá)的路徑建立起來了，可實(shí)現(xiàn)A1與C3之間的通信。有了網(wǎng)絡(luò)模擬器，這種路由的設(shè)置就非常方便，從而可以方便地驗(yàn)證全連通、多跳連通、數(shù)據(jù)碰撞等多種路由協(xié)議。這種多層網(wǎng)間協(xié)議的驗(yàn)證靠軟件仿真和實(shí)際的物理信道試驗(yàn)都是無法實(shí)現(xiàn)的。有了本發(fā)明的網(wǎng)絡(luò)模擬器，在室內(nèi)就可以簡(jiǎn)單靈活地實(shí)現(xiàn)。高速網(wǎng)絡(luò)環(huán)境模擬器基于無線移動(dòng)網(wǎng)絡(luò)研究的，但它也可應(yīng)用于固定網(wǎng)絡(luò)和有線網(wǎng)絡(luò)協(xié)議的研究。因此，對(duì)于網(wǎng)絡(luò)協(xié)議研究而言，利用網(wǎng)絡(luò)通信環(huán)境模擬器是最有效的方法。
權(quán)利要求
1.一種高速通信網(wǎng)絡(luò)環(huán)境模擬器，其特征包括微處理器MCU、可編程邏輯器件FPGA及其外圍組件鍵盤、液晶顯示屏、存貯器和PC機(jī)接口及八個(gè)通信節(jié)點(diǎn)接口，其中微處理器MCU，進(jìn)行系統(tǒng)控制，用于產(chǎn)生開關(guān)矩陣控制信號(hào)、誤碼選擇信號(hào)和速率選擇信號(hào)，并將產(chǎn)生的控制信號(hào)傳輸給可編程邏輯器件FPGA處理；可編程邏輯器件FPGA，用于實(shí)現(xiàn)模擬器的主要功能，通過數(shù)據(jù)總線接收MCU的矩陣控制信號(hào)，并鎖存在存儲(chǔ)單元內(nèi)；通過控制總線接收MCU的速率選擇和誤碼率選擇控制信號(hào)；采用同步串行接口或異步串行接口與八路通信節(jié)點(diǎn)連接，對(duì)其輸入、輸出信號(hào)進(jìn)行處理；通過矩陣控制信號(hào)控制通信節(jié)點(diǎn)的數(shù)據(jù)信號(hào)的流向，形成交換矩陣，實(shí)現(xiàn)信號(hào)的實(shí)時(shí)透明傳輸；將隨參信道特征歸一化為多種誤碼率；在誤碼選擇信號(hào)控制下，進(jìn)行誤碼選擇、加載，輸出相應(yīng)的誤碼流模擬信道特征；在通信速率的選擇信號(hào)控制下，產(chǎn)生通信速率時(shí)鐘信號(hào)和所需的時(shí)序控制信號(hào)；鍵盤、液晶顯示器和存儲(chǔ)器，用于設(shè)置、顯示和存儲(chǔ)網(wǎng)絡(luò)環(huán)境及其參數(shù)，用按鍵值表達(dá)網(wǎng)絡(luò)節(jié)點(diǎn)的連通關(guān)系；也可以通過PC機(jī)進(jìn)行設(shè)置。
2.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于微處理器MCU將鍵值轉(zhuǎn)換成矩陣函數(shù)，用矩陣函數(shù)描述通信網(wǎng)絡(luò)的拓?fù)潢P(guān)系，通過改變矩陣函數(shù)元素值，映射改變通信網(wǎng)絡(luò)中通信節(jié)點(diǎn)的連通關(guān)系和網(wǎng)絡(luò)中節(jié)點(diǎn)之間鏈路的連通和斷開。
3.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于可編程邏輯器件FPGA將隨參信道的衰落、多徑、噪聲、各種干擾歸一化為誤碼率，在任意通信雙方鏈路中加載不同的誤碼率，模擬通信信道特性，在基帶傳輸環(huán)境下，觀察信道傳輸質(zhì)量；誤碼模型包含有隨機(jī)單個(gè)誤碼和突發(fā)連續(xù)誤碼，設(shè)定誤碼總數(shù)為50，誤碼統(tǒng)計(jì)周期以誤碼率倒數(shù)的50倍為重復(fù)周期，共有八種誤碼率的分布圖形。
4.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于可編程邏輯器件FPGA對(duì)通信節(jié)點(diǎn)輸入、輸出數(shù)據(jù)的處理包括對(duì)其輸入同步、異步數(shù)據(jù)處理和輸出同步異步數(shù)據(jù)的處理，[1]輸入數(shù)據(jù)處理FPGA對(duì)接收的同步、異步數(shù)據(jù)進(jìn)行選擇后，用異步處理模塊去掉異步數(shù)據(jù)起始位和結(jié)束位，變?yōu)榧償?shù)據(jù)流，同時(shí)產(chǎn)生相應(yīng)的位時(shí)鐘信號(hào)，一同輸入誤碼加載模塊；用同步數(shù)據(jù)處理模塊對(duì)同步數(shù)據(jù)進(jìn)行位時(shí)鐘抽樣，產(chǎn)生相應(yīng)的位時(shí)鐘信號(hào)，實(shí)現(xiàn)輸入信號(hào)和模擬器時(shí)鐘信號(hào)同步；[2]輸出數(shù)據(jù)處理在開關(guān)矩陣信號(hào)控制下，節(jié)點(diǎn)數(shù)據(jù)匯合模塊將流向某節(jié)點(diǎn)的信號(hào)匯聚成一路信號(hào)，該信號(hào)的異步純數(shù)據(jù)流由數(shù)據(jù)還原模塊添加起始位和結(jié)束位，還原成異步傳輸信號(hào)格式；同步數(shù)據(jù)則直接輸出。
5.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于在開關(guān)矩陣信號(hào)控制下，F(xiàn)PGA的數(shù)據(jù)分流模塊將進(jìn)入通信節(jié)點(diǎn)數(shù)據(jù)信號(hào)分流后，流向各個(gè)節(jié)點(diǎn)，形成交換矩陣，在誤碼選擇信號(hào)控制下進(jìn)行誤碼選擇、位同步時(shí)鐘抽樣及加載誤碼合成后輸出誤碼流。
6.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于FPGA的時(shí)鐘源對(duì)隨機(jī)進(jìn)入的不同速率的通信數(shù)據(jù)用位時(shí)鐘信號(hào)定位，使其與誤碼同步，支持十六種通信速率選擇，可在4.8kbps-2048kbps寬范圍內(nèi)模擬不同信道和不同類型通信網(wǎng)絡(luò)。
7.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于所述存儲(chǔ)器可存儲(chǔ)預(yù)設(shè)的20套網(wǎng)絡(luò)環(huán)境，每套含20張網(wǎng)絡(luò)拓樸圖，每張拓樸圖的更新具有手動(dòng)更新和按照設(shè)定間隔自動(dòng)更新兩種方式。
8.根據(jù)權(quán)利要求1所述的通信網(wǎng)絡(luò)環(huán)境模擬器，其特征在于用鍵設(shè)置網(wǎng)絡(luò)環(huán)境可進(jìn)行三種選擇即讀取網(wǎng)絡(luò)環(huán)境、新建網(wǎng)絡(luò)環(huán)境、恢復(fù)網(wǎng)絡(luò)環(huán)境，將選擇的網(wǎng)絡(luò)環(huán)境參數(shù)和拓樸圖在液晶屏上顯示，并送可編程邏輯器件FPGA進(jìn)行模擬。
全文摘要
一種高速網(wǎng)絡(luò)環(huán)境模擬器，包括微處理器MCU、可編程邏輯器件FPGA及外圍組件鍵盤、液晶顯示屏、存貯器和PC機(jī)接口及八個(gè)通信節(jié)點(diǎn)接口，MCU進(jìn)行系統(tǒng)控制，將鍵值轉(zhuǎn)換成矩陣函數(shù)，產(chǎn)生陣控制信號(hào)，并產(chǎn)生誤碼選擇信號(hào)和速率選擇信號(hào)。FPGA實(shí)現(xiàn)模擬器的主要功能，與八路通信節(jié)點(diǎn)接口同步或異步串接，對(duì)其輸入、輸出信號(hào)進(jìn)行處理。用來自MCU的矩陣控制信號(hào)控制數(shù)據(jù)的流向，形成交換矩陣；將隨參信道特征歸一化為多種誤碼率；用誤碼選擇信號(hào)控制誤碼選擇、加載合成，輸出誤碼流模擬信道特征；用通信速率選擇信號(hào)控制，產(chǎn)生通信速率時(shí)鐘信號(hào)和時(shí)序控制信號(hào)。本發(fā)明提供了通信網(wǎng)絡(luò)室內(nèi)模擬環(huán)境，為驗(yàn)證網(wǎng)絡(luò)通信協(xié)議提供了體積小、成本低方便靈活的試驗(yàn)平臺(tái)。
文檔編號(hào)H04L12/26GK1645822SQ20041007338
公開日2005年7月27日 申請(qǐng)日期2004年12月15日 優(yōu)先權(quán)日2004年12月15日
發(fā)明者李維英, 李建東, 盛敏, 馮軍, 陳彥輝, 楊家瑋, 黃鵬宇, 劉勤, 李波, 趙林靖, 張文柱, 趙陽(yáng) 申請(qǐng)人:西安電子科技大學(xué)