專利名稱：使用10吉比特附件單元接口的與協(xié)議無關的傳輸?shù)闹谱鞣椒?br> 技術領域：
本發(fā)明的實施例涉及一種在IEEE P802.3ae 10吉比特附件單元(XAUI)總線上以與協(xié)議無關的方式傳輸數(shù)據(jù)的裝置和方法。
背景技術：
在高性能設備之間耦合的通信總線，例如為集成電路之間(“芯片到芯片”通信)、輸入/輸出(I/O)設備之間、或者通過連接器的印制電路板之間提供互連的通信總線，可能需要以非常高的傳輸速度運行。而且，用于實現(xiàn)總線的接口邏輯和管腳數(shù)目可能需要最小化，以降低總線位于其內(nèi)或其間的設備的成本和復雜程度。一般地，并行總線不能滿足許多當前應用的需要，因為在運行中總線的數(shù)據(jù)傳輸速度受限在每秒十億比特或者每并行信號更少比特的相對較慢的速度。雖然簡單的串行信號一般能夠以比并行總線更快的速度運行，但至少在某種程度上由于帶寬的需要，也無法滿足當前的需求。當前應用可能要求并行運行多路串行信號，以克服這些限制。串行信號的并行設置以下稱為“串行總線”。
總線一般包括控制線和數(shù)據(jù)線。同步總線一般能夠以比異步總線更快的速度運行，因為它不要求握手協(xié)議。此外，因為通常使用固定協(xié)議來在總線上傳輸數(shù)據(jù)，所以實現(xiàn)協(xié)議的接口邏輯是最小的，并且相對于異步總線，該總線運行非常快。
然而，同步總線在控制線中包括時鐘，并且需要固定協(xié)議來基于該時鐘在總線上傳輸數(shù)據(jù)。因此，連接到同步總線上的設備必須以同樣的時鐘速率運行，并且共享該固定的通信協(xié)議。結果，雖然當前存在許多不同的同步總線體系結構，但它們都與預定的通信協(xié)議緊密聯(lián)系在一起。例如，當耦合至總線的設備具有根據(jù)不同的通信協(xié)議而格式化或成幀的數(shù)據(jù)，并且通過該總線傳輸數(shù)據(jù)時，這個預定的通信協(xié)議可能是嚴重的限制。此外，由于公知的時鐘和數(shù)據(jù)偏差(skew)問題，一般來說，同步總線越長，總線速度越慢。
電氣電子工程師協(xié)會(IEEE)已提出了一個標準，用于擴展10吉比特介質(zhì)無關接口(10 Gigabit Media Independent Interface，XGMII)并行總線的工作距離，并且減少10吉比特以太網(wǎng)系統(tǒng)(以下稱為“10 GbE系統(tǒng)”或簡稱為“10 GbE”)中的介質(zhì)訪問控制(Media Access Control，MAC)和物理層設備(Physical Layer Device，PHY)組件之間的接口信號的數(shù)目。在作為IEEE Std.802.3(Carrier Sense Multiple Access withCollision Detection(CSMA/CD)access method and physical specifications)的補充的IEEE草案P802.3ae中的第47和48款中提出的并有望于2002年中批準的這一建議中，為可選的10吉比特介質(zhì)無關接口(XGMII)擴展器子層(eXtender Sublayer，XGXS)和10吉比特附件單元接口(XAUI)串行總線定義了電氣和功能特性。(“XAUI”中的“X”代表羅馬數(shù)字中的10，表示100億比特/秒，即10吉比特/秒或10Gb/s)在實現(xiàn)可選的XGMII擴展器的10GbE系統(tǒng)中，XAUI總線接收來自MAC或PHY的包字節(jié)流，按照包流的方向，將包字節(jié)流分為多個串行的二進制數(shù)字(比特)流，用于在對應數(shù)量的物理通信路徑(lane，道)上傳輸，并且使用在授權給Franasztk的專利號為4,486,739的美國專利中定義的工業(yè)標準8B/10B編碼方案來編碼比特流以在各個道上傳輸。8B/10B編碼方案將8個比特的字節(jié)信息翻譯為10個二進制數(shù)字，用于在電磁或光傳輸線路上傳輸。其他公知的串行信號和總線體系結構也使用8B/10B編碼方案，例如，InfiniBand(見InfiniBandTMArchitecture SpecificationRelease1.0，Volume 2-Physical Specifications，Chapter 5Link/PhyInterface)、光纖信道(見ANSI NCITS T11 Fibre Channel Standards)以及由第三代外圍組件互連專門興趣組(3GIO PCI-SIG)公布的3GIO高速I/O互連串行總線體系結構(見http//www.pcisig.com)。
然而，迄今為止，XAUI總線從未以能夠支持以與協(xié)議無關的方式在總線上傳輸一個或多個不同的數(shù)據(jù)流的方式而實現(xiàn)在設備中。諸如與包交換相對的電路交換的數(shù)據(jù)流這樣的一些數(shù)據(jù)流沒有使用或者不能利用8B/10B編碼方案，例如SONET(Synchronous Optical NETwork，同步光網(wǎng)絡)數(shù)據(jù)流。(有關SONET的說明，見ANSI T1.105SONET-BasicDescription including Multiplex Structure，Rates and Formats)。


通過示例而非限制性方式在附圖中說明了本發(fā)明，其中相同的標號代表類似元件，其中圖1是現(xiàn)有技術的典型的10吉比特附件單元接口電路的方框圖；圖2是本發(fā)明的實施例的流程圖；圖3是現(xiàn)有技術的10吉比特以太網(wǎng)邏輯和接口的方框圖；圖4是本發(fā)明的實施例的方框圖。
具體實施例方式
IEEE草案P802.3ae規(guī)范中提出的10GbE建議定義了10吉比特/秒的介質(zhì)無關接口(XGMII)并行總線體系結構，包括74個信號(包括兩個32位的數(shù)據(jù)路徑，其中一個在發(fā)送方向上，另一個在接收方向上；四個控制信號；以及一個時鐘信號)。XGMII將以太網(wǎng)介質(zhì)訪問控制(MAC)層組件(MAC層對應于國際標準組織的開放互聯(lián)系統(tǒng)(OSI)第二層，即數(shù)據(jù)鏈路層協(xié)議)耦合至以太網(wǎng)物理(PHY)層設備(PHY層對應于OSI第一層，即物理層協(xié)議的一部份)。
10GbE規(guī)范還提出了可選的XGMII擴展，包括兩個10吉比特介質(zhì)無關接口(XGMII)擴展器子層(XGXS)和它們之間的XAUI總線(“可選的XGMII擴展器”；或簡稱為“XGMII擴展器”)，用于在印制電路板(PCB)線跡中將XGMII擴展到例如最長約為20英寸?？蛇x的XGMII擴展器通常在芯片到芯片(集成電路到集成電路)應用中擴展XGMII，例如在多數(shù)以太網(wǎng)MAC到PHY的互連實現(xiàn)中發(fā)生的那樣。然而，應該考慮到，XAUI不僅可以使用PCB上的線跡而實現(xiàn)為單板中的集成電路(IC)間的點對點總線，而且也可以在其他環(huán)境中實現(xiàn)，包括實現(xiàn)(直接或間接的)板間或至背板的高速互連。
使用可選的XGMII擴展器，MAC到XGMII到PHY的并行總線互連成為MAC到XGMII到XGXS到XAUI到XGXS到XGMII到PHY的互連。源XGXS將從XGMII并行接收的數(shù)據(jù)流轉換為多個串行比特流，以用于在XAUI串行總線上傳輸，在目標XGXS處接收后，所述串行比特流再重新轉換回并行字節(jié)流，以用于在XGMII上傳輸，以下將進一步描述。
在XGMII擴展器中，一個XGXS實例在發(fā)送方向(從MAC到PHY)上作為XAUI數(shù)據(jù)路徑源，并且在接收方向上作為目標而運行。另一個XGXS實例在發(fā)送方向上作為XAUI數(shù)據(jù)路徑的目標，而在接收路徑上作為源而運行。每個XAUI路徑(發(fā)送和接收)包括四個比特串行道。XGXS使用與IEEE草案P802.3ae規(guī)范中定義的10GbE物理編碼子層(Physical Coding Sublayer，PCS)和物理介質(zhì)附件(Physical MediumAttachment，PMA)一樣的代碼和編碼規(guī)則。源XGXS把分開在四條并行通信路徑(“分條在四條道上”)中的數(shù)據(jù)流作為它的輸入，所述數(shù)據(jù)流具體地說是字節(jié)數(shù)據(jù)流，再將流中的數(shù)據(jù)和控制字符映射為XAUI代碼組，并且將它們編碼，用于在XAUI總線上傳輸。目標XGXS將XAUI代碼組解碼，去除所述四道的偏差，補償源XGXS和目標XGXS之間的任意時鐘速率差異，并且將XAUI代碼組再映射回數(shù)據(jù)和控制字符。(注意欲進一步了解有關XGMII擴展器中的代碼組以及它們的應用的信息，讀者可參考IEEE草案P802.3ae規(guī)范的48.2.3和48.2.4部分。)XAUI總線是低管腳數(shù)、自定時的串行總線，分成四個串行通信路徑，也稱為道。接口包括兩組四個差分信號對的16個數(shù)據(jù)信號。見IEEE草案P802.3ae規(guī)范的圖47-2。XAUI使用8B/10B編碼方案，其在芯片到芯片的印制電路板(PCB)線跡中提供更好的信號完整性。XAUI是一種可擴展的串行總線體系結構，其一般以3.125GBaud的速度運行每一道，但也可以以其他的速度運行所述道，它與PHY和協(xié)議無關并且可以在互補金屬氧化物半導體(CMOS)、雙極型CMOS(BiCMOS)和硅鍺(SiGe)半導體的工藝中實現(xiàn)。
相對于其他總線體系結構，XAUI串行總線具有許多優(yōu)點，包括因低管腳數(shù)而具有的實現(xiàn)靈活性、更好的抗噪性、更好的抖動控制、更低的電磁干擾(EMI)、對由于自計時而產(chǎn)生的多位總線偏差的改進的補償、更好的檢錯和故障隔離能力以及更低的功耗。雖然通常用于在PCB跡線上將10GbE MAC至PHY的互連(XGMII)從3英寸擴展到20英寸，但是所述接口可以考慮用于互連專用集成電路(ASIC)、可編程門陣列(PGA)、現(xiàn)場PGA(FPGA)、處理器或者它們的組合，例如，將處理器互連至I/O設備或者介質(zhì)訪問控制組件，而不管是在PCB上還是在PCB之間，只是為了列舉幾例。
圖1說明可選的XGMII擴展器實現(xiàn)的示例。諸如MAC組件這樣的設備105具有對應于XGMII的輸入和輸出，包括接收時鐘RxC和發(fā)送時鐘TxC，以及兩個36位路徑，其中包括用于數(shù)據(jù)TxD和RxD的具有32個并行信號的路徑以及具有4個并行控制信號的路徑。在發(fā)送方向上(例如，從設備105)，XMGII將10吉比特/秒的數(shù)據(jù)流轉換為四個8位的字節(jié)流，即道。諸如PHY組件這樣的設備125同樣也具有對應于XGMII的輸入和輸出。組件110和120執(zhí)行以上描述的XGXS功能。
盡管圖1將XGXS功能圖示為嵌入在與組件105和125獨立的組件110和120中，但是可以考慮將任意源/目標設備(如MAC)、XGMII功能和XGXS功能包含在單個組件或者集成電路(IC)芯片中。在這種情況下，芯片接口是XAUI，而XGMII如果存在的話則無需暴露。實際上，不是由芯片中內(nèi)置的XGMII而是由該芯片來攜帶例如在32位內(nèi)部數(shù)據(jù)總線上的SONET有效載荷。
源XGXS將從四條字節(jié)寬的XGMII道的每一道上接收到的數(shù)據(jù)字節(jié)或者控制字符轉換為自計時(self-clocked)的串行的8B/10B編碼數(shù)據(jù)流，用于以3.125GBaud的額定速率在XAUI總線上傳輸。在XAUI的目標端，XGXS去除四條道的偏差(即對齊四條道)，補償時鐘差異，并且將在XAUI總線上接收到的串行8B/10B編碼數(shù)據(jù)流解碼為數(shù)據(jù)字節(jié)或控制字符，用于在XGMII并行道上傳輸?？梢钥吹?，XGXS組件是雙向的，能夠作為源或目標而運行，并且可以根據(jù)獨立時鐘運行。
在10GbE的環(huán)境中，數(shù)據(jù)流包含有以太網(wǎng)包，其中具有幀開始和結束分界符。此外，在所述分界符(即幀結束分界符和幀開始分界符)之間的在XAUI總線上傳輸?shù)膶Ｓ么a組用于同步XAUI道，即去除道偏差。
雖然圖1本質(zhì)上說明的是傳輸10GbE數(shù)據(jù)的10吉比特/秒的物理接口，但是如以下將要描述的，本發(fā)明的實施例使用同樣的接口，用于以某種方式傳輸普通數(shù)據(jù)，其中所述方式使得使用XAUI總線，設備不僅能夠傳輸10GbE數(shù)據(jù)，而且能夠傳輸例如SONET數(shù)據(jù)這樣的其他數(shù)據(jù)。通過初始化總線之后修正XAUI總線的運行來實現(xiàn)這一點。這種修正包括將XAUI的電氣特性與它的功能特性分開，以及修正功能特性使得接口能夠傳送任意類型的數(shù)據(jù)，無論是打包的還是電路交換的。
修正XAUI總線的功能特性，使得以與協(xié)議無關的方式在XAUI總線上傳輸SONET數(shù)據(jù)，因為SONET數(shù)據(jù)沒有打包，也就是說，沒有幀開始和結束分界符，因此，沒有幀間或包間間隙，反之，如果存在所述幀間或包間間隙，就可以在其中傳輸專用的空(Idle)代碼組，其中所述空代碼組可用于同步XAUI總線，去除道偏差并調(diào)整源和目標之間的時鐘差異。
本質(zhì)上，修正的XAUI總線作為串行通信總線運行，以便僅傳輸數(shù)據(jù)，并且與總線運行有關的問題例如同步、去偏差(對齊)、跨越多個時鐘域等在總線初始化過程中解決了，然后在總線運行過程中被忽略了。修正的XAUI以這樣一種模式運行，即通過在接收器處檢測代碼組錯誤而進行去偏差和同步的跟蹤，因此允許諸如SONET數(shù)據(jù)這樣的未編碼數(shù)據(jù)透明地通過XAUI而傳輸。
根據(jù)本發(fā)明的實施例，如果在修正的狀態(tài)下運行時在XAUI總線上發(fā)生任何錯誤，則將這些錯誤與XAUI總線隔離?？梢詸z查從XAUI總線上接收到的數(shù)據(jù)的完整性，并且，如果檢測到錯誤，這將歸咎于XAUI總線。以這種方式，無需額外的總線信號來確認在XAUI總線上的數(shù)據(jù)的無錯誤傳輸，就可進行數(shù)據(jù)檢查，相比一般需要額外信號以確認數(shù)據(jù)是通過并行總線無錯傳輸?shù)牟⑿锌偩€體系結構，這是一個顯著的優(yōu)點。
注意以下，如包括在IEEE草案P802.3ae規(guī)范第47款中描述的XGXS中的那樣，IEEE草案P802.3ae規(guī)范第48款中描述的10GBASE-XPCS功能、狀態(tài)機或過程的實例，可以簡稱為“PCS功能”、“PCS狀態(tài)機”或“PCS過程”。而且，對IEEE草案P802.3ae規(guī)范的第47款和第48款的引用也可以簡稱為“第47款”和“第48款”。
根據(jù)本發(fā)明的實施例，首先按照第48款初始化XAUI總線。具體地說，控制XAUI總線功能的10GbE物理編碼子層(PCS)的實例基于空代碼組序列的發(fā)送和接收來初始化總線。XAUI總線連續(xù)地發(fā)信號或者發(fā)送由PCS發(fā)送過程產(chǎn)生的代碼組。具體地說，只要XAUI總線空閑，就會連續(xù)地并且重復地發(fā)送空代碼組。因為XAUI總線是全雙工串行總線，所以空代碼組能夠在這兩個方向上傳輸。PCS同步過程連續(xù)地接受代碼組，獲得10位代碼組同步，并且將已同步的10位代碼組傳送至PCS去偏差過程，其使代碼組對齊，以去除總線引入的道之間的偏差。
一旦根據(jù)鏈路初始化過程初始化了XAUI總線，并且處于如第48款中描述的運行狀態(tài)下，則根據(jù)如下描述的本發(fā)明的各種實施例，可以以多種方式修正包括在XAUI總線中的PCS功能的操作，以在XAUI總線上傳輸任意類型的數(shù)據(jù)。修正的運行狀態(tài)這里稱為數(shù)據(jù)不可知(data agnostic)模式，意味著當總線在修正的運行狀態(tài)下時，數(shù)據(jù)能夠以與協(xié)議無關的方式通過XAUI總線傳輸。
圖2提供了說明本發(fā)明的實施例的流程圖。過程開始于215，接通電源；接著在220同步各XAUI道，作為XAUI總線初始化階段205的一部分。同步過程負責確定XAUI總線是否準備好運行。所述過程在各道上獨立運行，并且當各道實現(xiàn)了同步時，該過程完成。作為同步過程的一部分，XAUI總線連續(xù)地將空控制字符轉換為同步代碼組，包括為8B/10B代碼定位10位邊界，以實現(xiàn)串行道同步以及道到道的對齊。
一旦完成同步，初始化階段繼續(xù)到230處的去偏差和對齊過程。去偏差過程不僅測試XAUI總線是否準備好運行，還測試XAUI總線是否能夠在退出總線時提供有效的數(shù)據(jù)。因為相關數(shù)據(jù)將同時放置在總線上，所以也需要同時將所述數(shù)據(jù)移出總線。作為總線初始化過程的一部分，去偏差過程試圖將正在總線上傳輸?shù)倪B續(xù)發(fā)送的專用對齊代碼組去偏差成對齊模式，以確保一旦總線處于運行狀態(tài)并且傳輸有效數(shù)據(jù)時，相關數(shù)據(jù)可以對齊的方式傳輸。一旦在235處獲得對齊，XAUI總線的初始化就視為完成了，并且現(xiàn)在總線轉換到運行階段210。
一進入運行階段210，本發(fā)明的實施例就禁止PCS的同步、初始化和鏈路狀態(tài)報告過程。在本發(fā)明的一個實施例中，一進入運行階段，一個變量就被賦值，以表示總線正在以數(shù)據(jù)不可知方式運行，也就是說，不考慮代碼組同步和對齊地傳輸數(shù)據(jù)。只要所述變量被賦予該值，任意通過XAUI總線傳輸?shù)臄?shù)據(jù)實際上都是在下述情況下傳輸既不檢查代碼組同步和道到道的偏差，也不調(diào)整數(shù)據(jù)傳輸，所述檢查和調(diào)整是為了考慮或解決任意代碼組同步或者道到道的偏差問題。然而，基于道的PCS同步過程連續(xù)地驗證所有收到的代碼組，以確保保持了適當?shù)牡劳胶偷赖降赖膶R。例如，DAM enable變量被賦予某一值時，表示在XAUI總線上啟用數(shù)據(jù)不可知的運行模式；而當被賦予另一值時，則禁止數(shù)據(jù)不可知的運行模式。
即使一進入運行階段210就同步了XAUI總線并對齊了它的道，但由于例如環(huán)境條件(例如，溫度變化、變化的EMI級別等)的因素，總線正在傳輸數(shù)據(jù)流時還會發(fā)生同步問題和動態(tài)偏差。XAUI總線體系結構中的時鐘和數(shù)據(jù)恢復電路以及XAUI去偏差邏輯可以補救這種情況。而且，根據(jù)8B/10B道代碼差錯檢查，檢查所有通過XAUI總線傳輸?shù)臄?shù)據(jù)的完整性。8B/10B道代碼差錯檢查保證將道同步和道到道的對齊維持在可接受的范圍內(nèi)。然而，更重要的是這種同步和對齊是由XAUI總線自身維持的，無需通常與包括在XAUI中的PCS功能相關聯(lián)的任意專用代碼組的傳輸、包間間隙、幀的開始或結束分界符，當總線以數(shù)據(jù)不可知模式運行時不使用所述代碼組的傳輸、間隙或分界符。
以這種方式，任意類型的數(shù)據(jù)，無論是10GbE數(shù)據(jù)、SONET有效載荷或是其他類型的數(shù)據(jù)，都可以通過XAUI總線連續(xù)傳輸，而無需以任意方式中斷、調(diào)整或改變數(shù)據(jù)傳輸，例如，傳輸在其他情況下維持同步、包劃界以及道到道的對齊所需的專用代碼組。這部分地是由XAUI的時鐘和數(shù)據(jù)恢復電路以及8B/10B編碼方案實現(xiàn)的，所述電路在總線初始化后只允許幾乎為零的位誤碼率，所述8B/10B編碼方案由XAUI總線使用，可提供總線上的非常好的信號完整性。
注意下面的討論具體地指出了本發(fā)明的實施例在何處與第48款中描述的各種狀態(tài)PCS功能、過程和狀態(tài)機存在差異。為了解IEEE草案P802.3-ae規(guī)范考慮的PCS功能和相應的狀態(tài)機的完整描述，讀者可參考第48款。
根據(jù)本發(fā)明的一個實施例，修正PCS去偏差狀態(tài)機(第48款，圖48-8)，以使當XAUI總線處在運行階段并且啟用了數(shù)據(jù)不可知模式時，它不檢查對齊錯誤。相反，只要考慮了PCS去偏差過程，則PCS去偏差狀態(tài)機保持在ALIGN_ACQUIRED_1狀態(tài)下，表示所有XAUI串行通信路徑(道)彼此對齊，而不管實際情況是否如此。
此外，在本發(fā)明的實施例中，改變了PCS發(fā)送源狀態(tài)機(第48款，圖48-6)和PCS接收狀態(tài)機(第48款，圖48-9)，以使當XAUI總線在數(shù)據(jù)不可知模式下運行時，不用修正(反之，根據(jù)第48款則需要修正)數(shù)據(jù)流以指示空幀和數(shù)據(jù)幀邊界。PCS去偏差過程一進入ALIGN_ACQUIRED_1狀態(tài)，就可以開始傳輸任意有效的8B/10B代碼組，并且如上所述，在本發(fā)明的一個實施例中，當XAUI總線在數(shù)據(jù)不可知模式下運行時，PCS去偏差狀態(tài)機保持那種狀態(tài)。PCS發(fā)送源狀態(tài)機保持SEND_DATA狀態(tài)，并且不調(diào)用函數(shù)cvtx_terminate，從而當總線在數(shù)據(jù)不可知模式下運行時，禁止代碼組同步功能(cvtx_terminate是當檢測到數(shù)據(jù)流中的代碼組終止時，PCS傳輸過程使用的轉換函數(shù)，以將空控制字符轉換為同步代碼組)。
同樣，根據(jù)本發(fā)明的實施例，只要XAUI總線正在運行并且處于數(shù)據(jù)不可知模式下，PCS接收狀態(tài)機就保持DATA_MODE狀態(tài)。因此，PCS接收過程不響應檢測出的故障狀況，并且PCS去偏差過程或者不會發(fā)送表示在每個XAUI道上的一列代碼組的值的信號，以使PCS接收過程能夠檢查故障狀態(tài)，或者如果已發(fā)送出該信號，則PCS接收過程會忽略它。然而，在本發(fā)明的一個實施例中，按照PCS同步狀態(tài)機的正常操作(第48款，圖48-7)，任意XAUI道上的喪失同步都會導致鏈路的重新初始化。
可以以多種方式來完成對PCS何時處于修正的運行狀態(tài)下進行跟蹤。在本發(fā)明的一個實施例中，PCS發(fā)送源、接收、去偏差和狀態(tài)機可訪問的變量可以被賦予一值，表示PCS運行在數(shù)據(jù)不可知模式下。例如，變量DAM_enable(表示“啟用數(shù)據(jù)不可知模式”)可以賦值為1，表示數(shù)據(jù)不可知運行模式。僅在第48款中描述的鏈路初始化過程之后，DAM_enable＝1；相反，在鏈路初始化過程中，DAM_enable被忽略。
根據(jù)本發(fā)明的一個實施例，XAUI總線能夠運行在管理控制下的數(shù)據(jù)不可知模式中。例如，在本發(fā)明的一個實施例中，管理控制可以通過第45款中規(guī)定的以太網(wǎng)管理數(shù)據(jù)輸入/輸出(MDIO)接口和寄存器組或者等同的管理接口來進行。
如上所述地改變PCS功能使得可以數(shù)據(jù)不可知方式或者與協(xié)議無關的方式來使用XAUI總線。常規(guī)的PCS功能要求支持IEEE 802.3介質(zhì)訪問控制(MAC)操作的數(shù)據(jù)流成幀和數(shù)據(jù)劃分(delineation)。根據(jù)本發(fā)明的實施例，不執(zhí)行這樣的成幀和數(shù)據(jù)劃分。本發(fā)明的實施例使得可使用XAUI總線來替代數(shù)據(jù)不可知的通用并行總線，例如在the OpticalInternetworking Forum(OIF)Physical and Link Layer(PLL)Working Group(WG)proposals for System Packet Interface-4(SPI-4)and SerDes to FramerInterface-5(SFI-5)physical transport for SONET data streams中定義的。并且，XAUI總線的時鐘嵌在數(shù)據(jù)中這一自計時屬性允許按照道數(shù)據(jù)速率來擴展XAUI總線，并可實現(xiàn)道的數(shù)量上的總線的可擴展性，以解決對取決于所希望的應用而存在的更低速度的數(shù)據(jù)總線和更高速度的數(shù)據(jù)總線的需求。
在IEEE草案802.3ae規(guī)范中提出的10吉比特PHY規(guī)范中，PHY層包括物理編碼子層(PCS)、物理介質(zhì)附件(PMA)子層和物理介質(zhì)相關(PMD)子層。光學模塊實現(xiàn)在物理介質(zhì)相關(PMD)子層。PMA通常為PCS提供與介質(zhì)無關的手段來支持使用多種面向串行位的物理介質(zhì)，并且執(zhí)行PCS和PMA之間的代碼組映射，用于在PMD上發(fā)送或接收的代碼組的串行化和去串行化(SerDes)以及從PMD提供的代碼組恢復時鐘等功能。
圖3說明交換機或路由器線路卡的高級別模塊布局，包括(多個)PMD、(多個)PHY和MAC。線路卡300包括與例如協(xié)議棧的上層、交換結構(十字形、背板或網(wǎng)狀互連的交換結構)或處理器通信的MAC305。包括一個或多個芯片組的PHY 310將MAC耦合至PMD組件315處的光纖光學模塊，例如一個光學模塊，其然后將線路卡耦合至光纜320。
圖3還說明了用于遵從10GbE的設備的標準模塊和接口。注意在10GBASE-X介質(zhì)類型中，“X”表示8B/10B信號編碼，而在10GBASE-R中，“R”表示64B/66B編碼，在10GBASE-W中，“W”表示廣域網(wǎng)(WAN)接口子層(WIS)接口，其封裝以太網(wǎng)幀，以在SONET OC-192信道上傳輸。10GBASE-LX4使用波分復用(WDM)技術來發(fā)送單對光纜攜帶的四種光波長的信號。
在標準10GbE LAN串行協(xié)議棧325中，即在IEEE草案P802.3ae規(guī)范中建議的10GbE協(xié)議棧中，MAC或直接地或任選地通過XGMII擴展器子層(通過XAUI總線互連的XGXS對)耦合至PHY。在這種情況下，PHY組件在PCS中包括一個具有64B/66B編碼器/解碼器(CODEC)的PCS組件，并在PMA中包括串行器/去串行器(SerDes)，所述CODEC執(zhí)行包劃分。在發(fā)送方向上(從MAC到光纜)，SerDes將16位并行數(shù)據(jù)路徑(每個644Mb/s)串行化為一個用于PMD中的串行光學裝置的10.3Gb/s的串行數(shù)據(jù)流。
支持10GbE LAN串行協(xié)議棧的線路卡可包括耦合至PHY芯片的MAC芯片，其實現(xiàn)MAC和XAUI之間的XGXS。PHY芯片然后耦合至一個光學模塊，該模塊包括在325處說明的最右邊的四個模塊，即XGXS功能、PCS 64B/66B、PMA串行和PMD串行。標準XAUI實現(xiàn)可以用作PHY芯片和該光學模塊之間的接口。
標準10GbE廣域網(wǎng)(WAN)串行協(xié)議棧330包括PCS中的64B/66BCODEC和PMA中的SerDes。串行數(shù)據(jù)流的速度為9.58464Gb/s(SONETOC-192)，并且PMA中的16位并行數(shù)據(jù)路徑以每條622Mb/s運行。IEEE草案P802.3ae規(guī)范第50款中描述了WIS組件提供的功能。一般來說，WIS允許10GbE設備與同步光學網(wǎng)絡(SONET)OC-192傳輸格式相兼容。SONET設備通常用于在長距離上傳輸數(shù)據(jù)通信，并且OC-192格式提供9.85464Gb/s的有效數(shù)據(jù)吞吐率。WIS限制10GbE的數(shù)據(jù)吞吐率，以與SONET OC-192速度相匹配。WAN PHY不同于以上描述的在標準LAN串行協(xié)議棧中使用的LAN PHY，主要在于包含了WIS以提供簡化的SONET成幀器(framer)和X7+X6+1擾頻器(scrambler)。
參考圖4，圖示了根據(jù)本發(fā)明的實施例的非標準的10GbE WAN串行協(xié)議棧400。棧400使用根據(jù)本發(fā)明的實施例的能夠以數(shù)據(jù)不可知方式運行的XAUI總線。在這種配置中，包括PCS、WIS和XGXS組件的PHY芯片通過XAUI接口耦合至一個光學模塊，所述光學模塊包括對應的XGXS組件，后跟PMA和PMD光學裝置。
支持這種非標準10GbE WAN串行協(xié)議棧的線路卡可以使用與以上參考圖3描述的10GbE LAN串行協(xié)議棧325中使用的相同的PHY芯片/光學模塊配置。PHY和光學模塊之間的XAUI總線以3.11Gb/s而不是3.125Gb/s的速度運行在數(shù)據(jù)不可知模式下，因為此時，接口需要與SONET的速度而不是與以太網(wǎng)的速度相匹配。
總線速度調(diào)控與MAC到WIS的數(shù)據(jù)路徑是分開的，在所述數(shù)據(jù)路徑處，10.0Gb/s的以太網(wǎng)MAC實現(xiàn)了速率控制，以支持SONET OC-192的9.952GBaud線路速率。WAN PHY和WIS的接口速率是與數(shù)據(jù)不可知模式無關的9.952GBaud。當啟用數(shù)據(jù)不可知模式時，四條XAUI道中的每一條恰好都攜帶1/4的WIS速率。因為在XAUI上所有數(shù)據(jù)都是8B/10B編碼的，所以編碼的XAUI線路速率是9.952/4*10/8＝3.11Gb/S。通過執(zhí)行每條道串行比特流上的各道時鐘和數(shù)據(jù)恢復，XAUI自動調(diào)控其線路速率。(在IEEE P802.3ae草案的第4、44和50款中描述了WAN PHY速率控制機制。)在非標準10GbE WAN串行協(xié)議棧400中，僅有三個模塊在XAUI總線的右側，而在標準10GbE LAN串行協(xié)議堆棧325中有四個模塊，這是因為代碼已經(jīng)放置在至MAC的接口處的線路上，所以可以繞過PCS64B/66B CODEC。通過使用同樣的光學模塊、以數(shù)據(jù)不可知的方式運行XAUI并且繞過模塊中的64B/66B CODEC，支持標準LAN串行協(xié)議棧的同樣的線路卡以數(shù)據(jù)不可知方式運行時，也可以用來支持WAN串行協(xié)議棧。
光學模塊是標準的，甚至是商品化元件。多供應商多源協(xié)議(MSA)控制著它們的標準化。目前，10GbE LAN PHY使用較大的XENPAKMSA或者較小的XPAK MSA。二者都具有XAUI電接口。當在非標準的、數(shù)據(jù)不可知的WAN PHY模式下使用XENPAK或XPAK MSA時，WIS附接到XENPAK或XPAK光學模塊上，并且繞過光學模塊中的64B/66B CODEC。
當給支持非標準10GbE WAN串行協(xié)議棧的線路卡加電時，XAUI總線進入如上參照圖2所述的初始化階段，然后再進入運行階段，其中如參考圖2所述，它發(fā)送和接收SONET有效載荷。以這種方式，諸如交換機或路由器這樣的具有單個XAUI總線的設備能夠以與協(xié)議無關的方式支持多種協(xié)議，例如10GbE以太網(wǎng)(使用LAN串行協(xié)議棧)和SONET(使用非標準WAN串行協(xié)議棧)。
如圖3中所說明的，標準10GbE LAN 4道協(xié)議棧345使用XAUI總線在PHY芯片和波分復用(WDM)PMD光學模塊之間進行通信。MAC將以太網(wǎng)包傳送給PHY芯片，在此處它們被8B/10B編碼并通過XAUI總線傳輸進入四道光學模塊。在大概20英寸長的銅總線上傳輸?shù)男盘栍杉す饨?jīng)過WDM PMD發(fā)送之前，重定時器(RTMR)為這些信號提供清除和補充功率功能。
雖然IEEE草案P802.3ae規(guī)范中提出了10GbE LAN 4道協(xié)議棧，但該建議中卻遺漏了10GbE WAN 4道體系結構。IEEE P802.3ae任務組沒有提出WAN PHY 4道體系結構，明確地拒絕與SONET抖動、時鐘和其他SONET光學規(guī)范相一致。相反，任務組選擇了如上所述的標準10GbEWAN串行體系結構，其使用普通的以太網(wǎng)PMD以提供支持SONET上的以太網(wǎng)對SONET基礎結構的接入。
圖4中410處說明的本發(fā)明的實施例提供非標準10GbE WAN 4道協(xié)議棧。在數(shù)據(jù)不可知模式下運行的XAUI總線在SONET上傳輸SONET幀，而不是以太網(wǎng)包。鄰近MAC的三個模塊，即PCS 64B/66B、WIS，和PCS PMA 8B/10B組成PHY芯片，并且它們是與如上所述的支持10GbE WAN串行協(xié)議棧330的線路卡中的PHY芯片中使用的模塊相同的三個模塊。此外，本發(fā)明的一個實施例使用與如上所述的支持10 GbE LAN 4道協(xié)議棧325的線路卡中使用的模塊相同的光學模塊。所述光學模塊包括也如上所述的重定時器(RTMR)和WDM PMD，并且通過XAUI總線耦合至鄰近MAC的PHY芯片。
在本發(fā)明的一個實施例中，在數(shù)據(jù)不可知模式下運行的XAUI駐留在線路卡的PHY組件中，其然后耦合至在路由器的背板或交換結構上交換數(shù)據(jù)的MAC組件?；蛘?，PHY可以駐留在網(wǎng)絡適配器或接口卡中，其安裝在用于連接到網(wǎng)絡的作為服務器的高性能計算機系統(tǒng)中，或安裝在通過介質(zhì)相關接口而可以連接到網(wǎng)絡的桌面計算機系統(tǒng)中。因為如本發(fā)明的實施例那樣運行的XAUI總線本質(zhì)上是通用的串行總線，所以它可以用于連接任意數(shù)目的不同設備，這些設備可以在同一塊板上或者在板之間，例如集成電路芯片、高速I/O設備、處理器和可編程邏輯設備。因此，本發(fā)明僅由下面的權利要求來限定。
權利要求
1.一種方法，包括初始化10Gb/s的XAUI總線；并且一旦所述XAUI總線被初始化，就通過所述XAUI總線僅傳輸多個數(shù)據(jù)代碼組。
2.如權利要求1所述的方法，其中初始化所述XAUI總線包括根據(jù)10Gb/s的PCS過程來初始化所述XAUI總線。
3.如權利要求2所述的方法，其中根據(jù)所述PCS過程初始化所述XAUI總線包括將多個控制字符轉換為代碼組序列，以啟用包括所述XAUI總線的多個串行道的同步。
4.如權利要求3所述的方法，其中將多個控制字符轉換為代碼組序列以啟用道同步包括將多個控制字符轉換為代碼組序列以啟用道同步和道到道的對齊。
5.如權利要求4所述的方法，其中將所述多個控制字符轉換為代碼組序列包括將所述多個控制字符轉換為由8B/10B塊編碼方案產(chǎn)生的10位代碼組序列。
6.如權利要求3所述的方法，其中根據(jù)所述PCS過程初始化所述XAUI總線還包括同步所述多個道中的每一個以確定代碼組邊界。
7.如權利要求6所述的方法，其中根據(jù)所述PCS過程初始化所述XAUI總線還包括對齊通過所述道傳輸?shù)亩鄠€代碼組。
8.如權利要求7所述的方法，其中對齊通過所述道傳輸?shù)亩鄠€代碼組包括將連續(xù)地通過所述道傳輸?shù)亩鄠€代碼組對齊成對齊模式，以去除所述道之間的時鐘偏差。
9.如權利要求1所述的方法，還包括初始化所述XAUI總線后，將數(shù)據(jù)編碼以通過所述XAUI總線傳輸。
10.如權利要求9所述的方法，其中將數(shù)據(jù)編碼以通過所述XAUI總線傳輸包括將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過所述XAUI總線傳輸。
11.如權利要求10所述的方法，其中將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過所述XAUI總線傳輸包括將數(shù)據(jù)編碼為由8B/10B塊編碼方案產(chǎn)生的10位數(shù)據(jù)代碼組序列。
12.如權利要求10所述的方法，其中將數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過所述XAUI總線傳輸包括將SONET數(shù)據(jù)編碼為數(shù)據(jù)代碼組序列，以通過所述XAUI總線傳輸。
13.如權利要求9所述的方法，其中通過所述XAUI總線僅傳輸多個數(shù)據(jù)代碼組包括連續(xù)地通過所述XAUI總線僅傳輸多個數(shù)據(jù)代碼組。
14.如權利要求13所述的方法，其中連續(xù)地通過所述XAUI總線僅傳輸多個數(shù)據(jù)代碼組還包括防止任意控制代碼組的插入和傳輸。
15.如權利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于同步所述多個串行道的任意控制代碼組的插入和傳輸。
16.如權利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于補償?shù)赖降赖钠畹娜我饪刂拼a組的插入和傳輸。
17.如權利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括防止用于補償時鐘速率差異的任意控制代碼組的插入和傳輸。
18.如權利要求14所述的方法，其中防止任意控制代碼組的插入和傳輸包括當傳輸所述多個數(shù)據(jù)代碼組時，防止任意控制代碼組的插入和傳輸。
19.如權利要求1所述的方法，還包括如果包括所述XAUI總線的多個串行道之間的同步喪失被所述XAUI總線檢測到，則重新初始化所述XAUI總線。
20.如權利要求19所述的方法，其中如果包括所述XAUI總線的多個串行道之間的同步喪失被所述XAUI總線檢測到，則重新初始化所述XAUI總線包括根據(jù)10Gb/s的PCS過程重新初始化所述XAUI總線。
21.一種裝置，包括10Gb/s的第一XGXS組件，其遵從IEEE 802.3，并通過10Gb/s的XAUI總線耦合至第二XGXS組件，用于一旦所述XAUI總線被初始化，就通過所述XAUI總線僅傳輸多個8B/10B編碼數(shù)據(jù)代碼組；所述第二XGXS組件，其耦合至遵從IEEE 802.3的PMA組件，用于將所述多個8B/10B編碼數(shù)據(jù)代碼組轉換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；和所述PMA組件，其耦合至光纖光學傳輸模塊，用于將所述未編碼的并行數(shù)據(jù)流轉換為串行數(shù)據(jù)流，以傳輸?shù)剿龉饫w光學傳輸模塊。
22.如權利要求21所述的裝置，其中所述XAUI總線以3.125Gb/s的比特率運行。
23.如權利要求21所述的裝置，還包括SONET成幀器和擾頻器組件，其耦合至所述第一XGXS組件，用于接收編碼包數(shù)據(jù)流以及封裝所述編碼包數(shù)據(jù)流，以在SONET光纖光學通信介質(zhì)上傳輸；和64B/66B編碼器/解碼器，其耦合至所述SONET成幀器和擾頻器組件，用于編碼由所述SONET成幀器和擾頻器接收的所述包數(shù)據(jù)流。
24.一種網(wǎng)絡接口，包括光學模塊，包括10Gb/s的第一XGXS組件，其遵從IEEE 802.3，并通過10Gb/s的XAUI總線耦合至第二XGXS組件，用于一旦所述XAUI總線被初始化，就通過所述XAUI總線僅傳輸多個8B/10B編碼數(shù)據(jù)代碼組；所述第二XGXS組件，其耦合至遵從IEEE 802.3的PMA組件，用于將所述多個8B/10B編碼數(shù)據(jù)代碼組轉換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；和所述PMA組件，用于將所述未編碼的并行數(shù)據(jù)流轉換為串行數(shù)據(jù)流，以傳輸?shù)剿龉饫w光學傳輸模塊；和物理層設備，其耦合至所述光學模塊，用于將SONET數(shù)據(jù)流傳輸?shù)剿龉鈱W模塊。
25.如權利要求24所述的網(wǎng)絡接口，其中所述物理層設備包括SONET成幀器和擾頻器組件，其耦合至所述光學模塊，用于將數(shù)據(jù)包轉換為SONET數(shù)據(jù)流，以傳輸?shù)剿龉鈱W模塊。
26.如權利要求24所述的網(wǎng)絡接口，還包括遵從IEEE 802.3的MAC設備，其耦合至所述物理層設備，并將MAC數(shù)據(jù)包傳輸?shù)剿鑫锢韺釉O備。
27.一種信息處理設備，包括交換結構；MAC設備，其耦合至所述交換結構，用于接收來自所述交換結構的數(shù)據(jù)包；物理層設備，其耦合至所述MAC設備，用于接收來自所述MAC設備的數(shù)據(jù)包；光學模塊，其耦合至所述物理層設備，所述模塊包括耦合至所述物理層設備的邏輯，用于接收來自所述物理層設備的數(shù)據(jù)包，將所述數(shù)據(jù)包編碼為多個8B/10B編碼數(shù)據(jù)代碼組，并且一旦所述XAUI總線被初始化，就通過10Gb/s的XAUI總線僅傳輸所述編碼數(shù)據(jù)代碼組。
28.如權利要求27所述的設備，其中所述邏輯還耦合至遵從IEEE802.3的PMA組件，用于將在所述XAUI總線上傳輸?shù)乃龆鄠€8B/10B編碼數(shù)據(jù)代碼組轉換為未編碼的并行數(shù)據(jù)流，以傳輸?shù)剿鯬MA組件；并且所述PMA組件將所述未編碼的并行數(shù)據(jù)流轉換為串行數(shù)據(jù)流，以傳輸?shù)焦饫w光學傳輸模塊。
29.如權利要求28所述的設備，其中所述XAUI總線以3.11Gb/s的比特率運行。
30.一種裝置，包括8B/10B PCS組件，其遵從IEEE 802.3，并通過10Gb/s的XAUI總線耦合至光學模塊，用于一旦所述XAUI總線被初始化，就通過所述XAUI總線僅傳輸多個8B/10B編碼數(shù)據(jù)代碼組。
31.如權利要求30所述的裝置，其中所述XAUI總線以3.125Gb/s的比特率運行。
32.如權利要求31所述的裝置，其中所述光學模塊包括波分復用光學通信介質(zhì)組件。
33.一種系統(tǒng)，包括交換結構；網(wǎng)絡接口，其耦合至所述交換結構，用于與所述交換結構交換數(shù)據(jù)包；所述網(wǎng)絡接口包括遵從IEEE 802.3的MAC設備，其耦合至物理層設備，所述物理層設備包括SONET成幀器和擾頻器組件，用于將數(shù)據(jù)包轉換為SONET數(shù)據(jù)流以傳輸?shù)焦鈱W模塊，所述物理層設備通過10Gb/s的XAUI總線耦合至所述光學模塊，以用于一旦所述XAUI總線被初始化，就通過所述XAUI總線僅傳輸多個8B/10B編碼數(shù)據(jù)代碼組。
34.如權利要求33所述的系統(tǒng)，其中所述XAUI總線以3.11Gb/s的比特率運行。
35.如權利要求33所述的系統(tǒng)，其中所述光學模塊包括波分復用光學通信介質(zhì)組件。
全文摘要
根據(jù)本發(fā)明，可通過可擴展的具有可變速度的串行總線而以與通信協(xié)議無關的方式傳輸數(shù)據(jù)。
文檔編號H04L12/46GK1522522SQ03800583
公開日2004年8月18日 申請日期2003年5月1日 優(yōu)先權日2002年5月16日
發(fā)明者理查德·塔博爾克, 唐納德·奧爾德魯, 史蒂夫·德雷爾, 加里·拉拉, 奧爾德魯, 德雷爾, 拉拉, 理查德 塔博爾克 申請人:英特爾公司