專利名稱：多信道串行聯(lián)機裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及一種串行聯(lián)機(serial link)裝置及方法，特別是涉及一種多信道(multi-lanes)串行聯(lián)機裝置及方法。
背景技術(shù)：
目前，由于對數(shù)據(jù)傳輸有著愈來愈高速的需求，從而使得現(xiàn)有的并列傳輸架構(gòu)，例如PCI架構(gòu)，已逐漸變得不易適用。并列傳輸架構(gòu)是使用多條連接線，而且需要控制每條連接線的時鐘脈沖維持同步。但是在高速的數(shù)據(jù)傳輸過程中，非常難以實現(xiàn)對多條連接線的時鐘脈沖同步。
通常，現(xiàn)有的高速傳輸是采用串行傳輸，例如是通用串行總線(UniversalSerial Bus，USB)。以USB 2.0規(guī)格的總線為例，它是以480Mbits/s的速率進行傳輸，采用的時鐘脈沖為240MHz。若需進行更高速率的傳輸，例如大于1GHz時，則需采用串化/解串化(serialize/de-serialize，SERDES)收發(fā)組件(transceiver)。其中串化/解串化收發(fā)組件例如可以是應(yīng)用于PCI高速架構(gòu)(PCI Express architecture)的組件。
圖1是現(xiàn)有技術(shù)中已知的串化/解串化收發(fā)組件的示決性框圖。串化/解串化收發(fā)組件100包括傳輸單元120及接收單元140，用以分別進行傳輸信號及接收信號。上述串化/解串化收發(fā)組件100對于傳輸信號及接收信號的運作是以差動對(differentially driven pair)的形式進行，如圖1中所示，上述的差動對分別可以是傳輸對信號(transmit pair)TxP及TxN，和接收對信號(receive pair)RxP及RxN。
其中，傳輸單元120由傳輸時鐘脈沖發(fā)生器122及傳輸器124構(gòu)成。傳輸時鐘脈沖發(fā)生器122產(chǎn)生傳輸時鐘脈沖tCLK，并輸出到傳輸器124。外部所輸入的數(shù)據(jù)tData，例如是計算機中的以并列形式的數(shù)據(jù)。當(dāng)傳輸器124接收到傳輸時鐘脈沖tCLK和并列的數(shù)據(jù)tData后，對并列的數(shù)據(jù)tData進行串化處理，然后產(chǎn)生傳輸對信號TxP和TxN，而后再進行輸出的動作。
至于，接收單元140由接收器142及時鐘脈沖數(shù)據(jù)恢復(fù)器(Clock DataRecovery Unit，CDR)144構(gòu)成。當(dāng)接收器142接到接收對信號RxP與RxN后，對接收對信號RxP與RxN進行解串化處理，再輸出至?xí)r鐘脈沖數(shù)據(jù)恢復(fù)器144。時鐘脈沖數(shù)據(jù)恢復(fù)器144接收到解串化后的信號后及內(nèi)部的一時鐘脈沖發(fā)生器146所產(chǎn)生的時鐘脈沖信號后對其進行相關(guān)處理，例如使用相位跟蹤(Phase-tracking)方式來恢復(fù)所接收信號的時鐘脈沖及數(shù)據(jù)，而后再輸出接收數(shù)據(jù)rData。
由于以串行聯(lián)機的PCI高速架構(gòu)與周邊裝置連接，往往需使用多信道結(jié)構(gòu)，即具有多個串行聯(lián)機的信道方式同時使用，來達到周邊裝置所需的收發(fā)速率。然而，在圖1所示的一個信道所需的串化/解串化收發(fā)組件的說明中，須具有兩組時鐘脈沖發(fā)生器，因此對于一個多信道的串行聯(lián)機則需有更多個時鐘脈沖發(fā)生器，由此將占據(jù)相當(dāng)大的芯片面積，而且非常耗電而不經(jīng)濟。

發(fā)明內(nèi)容
基于上述原因，本發(fā)明的目的在于提供一種可以共享時鐘脈沖發(fā)生器的多信道(multi-lanes)串行聯(lián)機裝置及方法。
根據(jù)本發(fā)明的目的，提出一種多信道(multi-lanes)串行聯(lián)機裝置，其包括共享時鐘脈沖發(fā)生器和多個串化/解串化收發(fā)組件。共享時鐘脈沖發(fā)生器用以產(chǎn)生至少一傳輸時鐘脈沖及多個接收時鐘脈沖。各收發(fā)組件用以根據(jù)傳輸時鐘脈沖，將欲傳輸之傳輸數(shù)據(jù)串化處理后，輸出傳輸對信號；并且根據(jù)這些接收時鐘脈沖，將接到的接收對信號進行解串化處理后，輸出接收數(shù)據(jù)。
本發(fā)明還提供了一種多信道串行聯(lián)機方法，由一共享時鐘脈沖發(fā)生器控制，其包括下列步驟首先，提供至少一傳輸時鐘脈沖及多個接收時鐘脈沖，其中傳輸時鐘脈沖和這些接收時鐘脈沖都由所述的共享時鐘脈沖發(fā)生器產(chǎn)生；接著，對傳輸一傳輸數(shù)據(jù)，以該傳輸時鐘脈沖作用來進行串化處理后，產(chǎn)生一傳輸對信號，并將接收的一接收對信號，以這些接收時鐘脈沖作用來進行解串化處理后，產(chǎn)生一接收數(shù)據(jù)。
上述接收時鐘脈沖數(shù)目是這些傳輸時鐘脈沖數(shù)目的整數(shù)倍，由此使得接收時鐘脈沖對傳輸對信號的一個位區(qū)間進行多重取樣。而該傳輸時鐘脈沖及多個接收時鐘脈沖對該傳輸數(shù)據(jù)與該接收對信號作用，分別由一第一使能信號與一第二致能信號控制，以達到省電的作用。
為了使本發(fā)明的上述發(fā)明目的、特征、和優(yōu)點能更顯易于理解，下面例舉一較佳實施例，并結(jié)合附圖，作進一步的詳細說明


圖1是現(xiàn)有技術(shù)中已知的串化/解串化收發(fā)組件示意性框圖。
圖2表示按照本發(fā)明的一個較佳實施例的一種多信道(multi-lanes)串行聯(lián)機裝置框圖。
圖式標(biāo)號說明100串化/解串化收發(fā)組件120傳輸單元122傳輸時鐘脈沖發(fā)生器124傳輸器140接收單元142接收器144時鐘脈沖數(shù)據(jù)恢復(fù)器146時鐘脈沖發(fā)生器200多信道串行聯(lián)機裝置220串化/解串化(SERDES)收發(fā)組件231使能單元241傳輸器251接收器253時鐘脈沖數(shù)據(jù)恢復(fù)器具體實施方式
PCI高速架構(gòu)(PCI express architecture)通過串行聯(lián)機(serail link)與周邊裝置連接。每個串行聯(lián)機包括至少一信道(lane)，每個信道即由前述的串化/解串化收發(fā)組件所控制。根據(jù)周邊裝置所需的收發(fā)速率而可以增加信道數(shù)。
參見圖2，其表示按照本發(fā)明的一個較佳實施例的一種多信道串行聯(lián)機裝置框圖。一個串行聯(lián)機裝置可以設(shè)計具有多個信道用以增加對周邊裝置傳輸速率，例如有16個信道的串行聯(lián)機裝置即要比具有一個信道的串行聯(lián)機裝置快16倍的傳輸速率。如圖2所示，多信道串行聯(lián)機裝置200包括一個共享時鐘脈沖發(fā)生器210及多個串化/解串化(serailizer/de-serializer，SERDES)收發(fā)組件220。圖2是以兩個信道的串行聯(lián)機裝置為例所做的說明，然而并不限于僅有兩個信道。共享時鐘脈沖發(fā)生器210產(chǎn)生傳輸時鐘脈沖tCLK1-m及接收時鐘脈沖rCLK1-n，其中m與n為至少等于或大于1的整數(shù)，以提供給各個SERDES收發(fā)組件220。各SERDES收發(fā)組件220用以根據(jù)傳輸時鐘脈沖tCLK1-m，將欲傳輸?shù)牟⒘袛?shù)據(jù)tData進行串化處理后，輸出傳輸對信號TxP與TxN。各SERDES收發(fā)組件220還根據(jù)接收時鐘脈沖rCLK1-n，將接收的差動對信號RxP與RxN進行解串化處理后，輸出數(shù)據(jù)rData。
各SERDES收發(fā)組件220包括使能單元231、傳輸器241、接收器251及時鐘脈沖數(shù)據(jù)恢復(fù)器253。使能單元231分別根據(jù)傳輸使能信號ENt及接收致能信號Enr的控制，決定是否接收傳輸時鐘脈沖tCLK1-m及接收時鐘脈沖rCLK1-n。因此，若SERDES收發(fā)組件220在無任何收或發(fā)的動作時，則可利用傳輸使能信號ENt及接收致能信號Enr來達到暫停供給時鐘脈沖從而節(jié)省電源。其中，使能單元231可簡單設(shè)計成由與門(AND gate)A1與A2構(gòu)成。與門A1根據(jù)接收致能信號ENr決定是否讓接收時鐘脈沖rCLK1-n輸出至?xí)r鐘脈沖數(shù)據(jù)恢復(fù)器253。與門A2根據(jù)傳輸使能信號ENt決定是否讓傳輸時鐘脈沖tCLK1-m輸出。由于使能單元231可以控制時鐘脈沖的輸出，因此可以有效地節(jié)省電源。
傳輸器241接收傳輸時鐘脈沖tCLK1-m和傳輸?shù)牟⒘袛?shù)據(jù)tData，在進行串化處理后，產(chǎn)生傳輸對信號TxP與TxN輸出。接收器251接到接收對信號RxP及RxN后，將他們轉(zhuǎn)為并列數(shù)據(jù)，再輸出給時鐘脈沖數(shù)據(jù)恢復(fù)器253。時鐘脈沖數(shù)據(jù)恢復(fù)器253，在此內(nèi)部并不需要具有時鐘脈沖發(fā)生器，因為其利用共享時鐘脈沖發(fā)生器210所輸出的接收時鐘脈沖rCLK1-n，在配合使能單元231控制所傳送過來的接收時鐘脈沖rCLK1-n和接收器251傳送過來的并列數(shù)據(jù)，并進行相關(guān)處理以恢復(fù)所接收信號的時鐘脈沖及數(shù)據(jù)，而后輸出接收數(shù)據(jù)rData。由于時鐘脈沖數(shù)據(jù)恢復(fù)器253內(nèi)部不具有時鐘脈沖發(fā)生器，因此可以有效地降低在芯片上的面積。
時鐘脈沖數(shù)據(jù)恢復(fù)器253采用多重取樣(over-sampling)的技術(shù)，因此需要多種相位的接收時鐘脈沖rCLK1-n，也就是在操作時，在一個位區(qū)間中進行多次取樣，然后據(jù)此以決定此位的內(nèi)容為1或0。由于過取樣技術(shù)為數(shù)字式，因此可以很方便以較小的面積設(shè)計于芯片中，并且具有較佳的準(zhǔn)確性。此外，共享時鐘脈沖發(fā)生器210產(chǎn)生傳輸時鐘脈沖tCLK1-m及接收時鐘脈沖rCLK1-n例如是可以產(chǎn)生多種相位時鐘脈沖的鎖相回路(multi-phase phase lockloop)，可以同時產(chǎn)生至少30-40個不同相位的時鐘脈沖。配合時鐘脈沖數(shù)據(jù)恢復(fù)器253是采用多重取樣的技術(shù)，因此需要多種相位的接收時鐘脈沖rCLk，例如在此我們可以設(shè)定n＝3m，表示共享時鐘脈沖發(fā)生器210產(chǎn)生一個傳輸時鐘脈沖tCLK1，則同時有3個對應(yīng)不同的接收時鐘脈沖rCLK1-3產(chǎn)生，使得時鐘脈沖數(shù)據(jù)恢復(fù)器253內(nèi)部會對一個位區(qū)間中進行三次取樣。
本發(fā)明上述實施例所公開的多信道串行聯(lián)機裝置具有以下優(yōu)點一、所述的這些信道的收發(fā)組件共享一個共享時鐘脈沖發(fā)生器，從而可以簡化電路，易于設(shè)計，并縮小芯片面積。
二、各信道具有使能單元用以控制時鐘脈沖的輸入，因此可以省電。
三、利用多重取樣技術(shù)的時鐘脈沖數(shù)據(jù)恢復(fù)器，是通過數(shù)字技術(shù)實現(xiàn)的，因此不但可以省電且可有效減小面積。
綜上所述，雖然上文中例舉了本發(fā)明的一個較佳實施例，然而，其并非用以限定本發(fā)明，任何本技術(shù)領(lǐng)域內(nèi)的普通技術(shù)人員，在不脫離本發(fā)明的精神和保護范圍的情況下，可以作出各種變化和修飾，因此本發(fā)明的保護范圍是以本申請專利要求書中所界定的內(nèi)容來確定。
權(quán)利要求
1.一種多信道(multi-lanes)串行聯(lián)機裝置，包括一共享時鐘脈沖發(fā)生器，產(chǎn)生至少一傳輸時鐘脈沖及多個接收時鐘脈沖；和多個串化/解串化收發(fā)組件，所述的各串化/解串化收發(fā)組件用以根據(jù)任一所述的傳輸時鐘脈沖，將欲傳輸?shù)囊粋鬏敂?shù)據(jù)串化處理后，輸出一傳輸對信號，并且根據(jù)接收時鐘脈沖將接收的一接收對信號解串化處理后，輸出一接收數(shù)據(jù)。
2.按照權(quán)利要求1所述的裝置，其特征在于，所述的串化/解串化收發(fā)組件包括一使能單元，分別根據(jù)一傳輸使能信號和一接收使能信號，決定是否輸出所述的傳輸時鐘脈沖和接收時鐘脈沖；一傳輸單元，根據(jù)所述的使能單元輸出的傳輸時鐘脈沖，將傳輸數(shù)據(jù)串化處理后，輸出傳輸對信號；一接收單元，根據(jù)接收的接收對信號和接收時鐘脈沖，來輸出接收數(shù)據(jù)。
3.按照權(quán)利要求2所述的裝置，其特征在于，所述的使能單元包括一第一與門，根據(jù)所述的接收使能信號來決定是否輸出接收時鐘脈沖。
4.按照權(quán)利要求2所述的裝置，其特征在于，所述的使能單元包括一第二與門，其根據(jù)傳輸使能信號來決定是否輸出傳輸時鐘脈沖。
5.按照權(quán)利要求2所述的裝置，其特征在于，所述的接收單元包括一接收器，用以接收所述的接收對信號，并將其解串化處理后，輸出一并列數(shù)據(jù)；一時鐘脈沖數(shù)據(jù)恢復(fù)器，其根據(jù)所述的并列數(shù)據(jù)和使能單元輸出所述的接收時鐘脈沖，而輸出接收數(shù)據(jù)。
6.按照權(quán)利要求5所述的裝置，其特征在于，所述的時鐘脈沖數(shù)據(jù)恢復(fù)器采用多重取樣的技術(shù)。
7.按照權(quán)利要求1所述的裝置，其特征在于，所述的共享時鐘脈沖發(fā)生器是多相的鎖相回路。
8.一種多信道串行聯(lián)機方法，由一共享時鐘脈沖發(fā)生器控制，包括下列步驟提供至少一傳輸時鐘脈沖及多個接收時鐘脈沖，所述的傳輸時鐘脈沖和接收時鐘脈沖都由所述的共享時鐘脈沖發(fā)生器產(chǎn)生；和對傳輸?shù)囊粋鬏敂?shù)據(jù)，由所述的傳輸時鐘脈沖作用來進行串化處理后，產(chǎn)生一傳輸對信號，并將接收的一接收對信號，由所述的接收時鐘脈沖的作用來進行解串化處理后，產(chǎn)生一接收數(shù)據(jù)。
9.按照權(quán)利要求8所述的方法，其特征在于，所述的接收時鐘脈沖數(shù)目為所述的傳輸時鐘脈沖數(shù)目的整數(shù)倍。
10.按照權(quán)利要求9所述的方法，其特征在于，所述的接收時鐘脈沖對傳輸對信號的一個位區(qū)間進行多重取樣。
11.按照權(quán)利要求8所述的方法，其特征在于，所述的傳輸時鐘脈沖和多個接收時鐘脈沖對所述的傳輸數(shù)據(jù)和所述的接收對信號的作用，分別由一第一使能信號與一第二使能信號控制。
全文摘要
本發(fā)明涉及一種多信道串行聯(lián)機裝置及方法，其包括共享時鐘脈沖發(fā)生器與多個收發(fā)組件。共享時鐘脈沖發(fā)生器用以產(chǎn)生至少一傳輸時鐘脈沖及多個接收時鐘脈沖。各收發(fā)組件用以根據(jù)傳輸時鐘脈沖將欲傳輸?shù)膫鬏敂?shù)據(jù)串化后，輸出一第一傳輸差動信號與一第二傳輸差動信號；并且根據(jù)這些接收時鐘脈沖將接收的一第一接收差動信號與一第二接收差動信號解串化后，輸出接收數(shù)據(jù)。
文檔編號H04L29/02GK1481107SQ0314612
公開日2004年3月10日 申請日期2003年7月23日 優(yōu)先權(quán)日2003年7月23日
發(fā)明者張棋, 張 棋 申請人:威盛電子股份有限公司