專(zhuān)利名稱(chēng)：突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集合并裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及通信領(lǐng)域中的一種突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集合并裝置，特別適用全數(shù)字方式進(jìn)行解擴(kuò)解調(diào)的通信系統(tǒng)中作空間顯分集/隱分集合并裝置。
背景技術(shù)：
目前，全數(shù)字解擴(kuò)方法主要有兩種，即數(shù)字相關(guān)器法和數(shù)字匹配濾波器法。前者主要用于擴(kuò)頻比較大的情況，使用起來(lái)比較靈活，其缺點(diǎn)是同步時(shí)間長(zhǎng)；后者用于擴(kuò)頻比較小的情況(一般不大于256kbps)，其突出的特點(diǎn)是可以在一個(gè)信息碼元內(nèi)實(shí)現(xiàn)快速同步，但它設(shè)計(jì)方法非常占用硬件或軟件資源，一般均采用現(xiàn)成的市售商用集成芯片進(jìn)行設(shè)計(jì)，如采用INTEL公司的STEL2000芯片，但對(duì)于要實(shí)現(xiàn)兩路突發(fā)解擴(kuò)解調(diào)以及空間顯分集/隱分集合并的通信系統(tǒng)中，無(wú)法采用現(xiàn)成的商用芯片制作，因現(xiàn)成商用芯片無(wú)分集合并功能，也無(wú)法從芯片的信號(hào)流程中將解擴(kuò)之后、解調(diào)之前的信號(hào)引進(jìn)或引出處理，必須采用多片商用芯片制作，但是線路極其復(fù)雜，可配置性不好，成本價(jià)格昂貴，功能不全，普及推廣應(yīng)用受到很大的限制。

發(fā)明內(nèi)容
本實(shí)用新型的目的在于避免上述背景技術(shù)中的不足之處而提供一種集成化程度極高的用一片可編程器芯片制作的突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集裝置，并且本實(shí)用新型還具有器件使用量少，線路布局簡(jiǎn)單，體積小，成本低，配置方便，調(diào)制簡(jiǎn)單，功能擴(kuò)展及使用靈活等特點(diǎn)。
本實(shí)用新型的目的是這樣實(shí)現(xiàn)的它由A/D變換器1-1、1-2、正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延時(shí)解調(diào)器6-1、6-2、信號(hào)合并器7、梳狀濾波器8、帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器10、積分淬熄器11、門(mén)限判決器12、時(shí)鐘源13、電源14組成，其中外接中頻入端口A、B分別依次串接A/D變換器1-1、1-2、正交下變頻器2-1、2-2，降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調(diào)器6-1、6-2后與信號(hào)合并器7入端口1、2腳連接，信號(hào)合并器7出端口3腳分別與梳狀濾波器8、積分淬熄器11各入端1腳并接，梳狀濾波器8出端口2腳依次串接帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器10后與出端口C連接，門(mén)限比較碼鐘恢復(fù)器10出端口3腳與積分淬熄器11入端口3腳連接，積分淬熄器11出端口2腳串接門(mén)限判決器12后與出端口C連接，時(shí)鐘源13出端口E與各部件相應(yīng)本振源端并接，電源14出端口+V電壓端與各部件相應(yīng)電源端并接。
本實(shí)用新型的目的還可以通過(guò)以下措施達(dá)到本實(shí)用新型正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調(diào)器6-1、6-2、信號(hào)合并器7、梳狀濾波器8、帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器10、積分淬熄器11、門(mén)限判決器12由FPGA可編程器15、閃速存儲(chǔ)器16、17組成，其中正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調(diào)器6-1、6-2、信號(hào)合并器7、梳狀濾波器8、帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器10、積分淬熄器11、門(mén)限判決器12各電路集成在一塊FPGA可編程器15內(nèi)，F(xiàn)PGA可編程器15入端11、12腳分別與A/D變換器1-1、1-2各出端口連接、入端23腳與閃速存儲(chǔ)器16出端11腳連接、入端24腳與時(shí)鐘源13出端口E連接、出端35、36腳分別與出端口C、D連接、入端7腳與電源14出端+V電壓端連接、入端8腳接地端；閃速存儲(chǔ)器17出端11腳與閃速存儲(chǔ)器16入端12腳連接，閃速存儲(chǔ)器16、17各入端7腳與電源14出端+V電壓端并接，各入端8腳與地端并接。
本實(shí)用新型相比背景技術(shù)有如下優(yōu)點(diǎn)1.本實(shí)用新型所有電路功能的實(shí)現(xiàn)僅用一片F(xiàn)PGA可編程器15集成芯片制作，因此具有器件使用量少，線路布局簡(jiǎn)單，體積小，成本低等特點(diǎn)。
2.本實(shí)用新型FPGA可編程器15電路功能由閃速存儲(chǔ)器16、17進(jìn)行配置，因此具有配置方便，可靈活設(shè)置各種參數(shù)，調(diào)試簡(jiǎn)單，性能穩(wěn)定可靠。
3.本實(shí)用新型可自主設(shè)計(jì)FPGA可編程器15的功能，因此有利于功能擴(kuò)展，使用靈活，能極大的滿足各種通信場(chǎng)合的使用需求。


圖1是本實(shí)用新型原理方框圖。
圖2是本實(shí)用新型圖1實(shí)施例的電原理圖。
具體實(shí)施方式
參照?qǐng)D1、圖2，本實(shí)用新型由A/D變換器1-1、1-2、正交下變頻器2-1、2-2、降采樣濾波器3-1、3-2、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延時(shí)解調(diào)器6-1、6-2分別構(gòu)成兩路中頻信號(hào)處理通道，對(duì)從輸入端口A、B輸入外接接收機(jī)的兩路70MHz中頻信號(hào)進(jìn)行解擴(kuò)解調(diào)及顯分集處理，對(duì)兩路通道處理后的信號(hào)輸入信號(hào)合并器7、梳狀濾波器8、帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器、積分淬熄器11、門(mén)限判決器12進(jìn)行隱分集及輸出信號(hào)。本實(shí)用新型實(shí)施例把正交下變頻器2-1、2-2、降采樣濾波器3-1、3-3、波形匹配濾波器4-1、4-2、PN碼匹配濾波器5-1、5-2、延遲解調(diào)器6-1、6-2、信號(hào)合并器7、梳狀濾波器8、帶通濾波器9、門(mén)限比較碼鐘恢復(fù)器10、積分淬熄器11、門(mén)限判決器12所有各電路集成在一塊FPGA可編程器15中，采用一塊FPGA可編程器15集成芯片制作，同時(shí)采用二塊閃速存儲(chǔ)器16、17對(duì)FPGA可編程器15進(jìn)行配置及編程處理。實(shí)施例FPGA可編程器15采用市售一片EP20K200E型可編程集成芯片制作，閃速存儲(chǔ)器16、17各采用市售一片EPC2LI20型FLASH公司生產(chǎn)的ROM存儲(chǔ)器制作。本實(shí)用新型由時(shí)鐘源13提供A/D變換器1-1、1-2和FPGA可編程器15的工作時(shí)鐘信號(hào)，工作時(shí)鐘源為40MHz，實(shí)施例時(shí)鐘源13采用市售10MHz的集成VCXO壓控晶體振蕩器制作。
本實(shí)用新型工作原理如下外接接收機(jī)輸入的兩路70MHz中頻信號(hào)，由入端口A、B分別輸入兩路A/D變換器1-1、1-2，經(jīng)A/D變換器1中頻采樣后，把模擬信號(hào)變換成數(shù)字采樣信號(hào)輸入正交下變頻器2，實(shí)施例A/D變換器1采用市售AD9059型A/D變換集成芯片制作。中頻數(shù)字采樣信號(hào)在正交下變頻器2中完成中頻信號(hào)—零中頻信號(hào)的變換，變換后的零中頻信號(hào)為復(fù)信號(hào)，分為I、Q兩路輸出。
從正交下變頻器2輸出的信號(hào)送入降采樣濾波器3。降采樣濾波器3有兩個(gè)功能一是濾除正交下變頻器2變換時(shí)產(chǎn)生的除零中頻以外的組合頻率；二是將零中頻信號(hào)的采樣速率降至每碼片兩個(gè)采樣點(diǎn)(2s/chip)，然后輸入波形匹配濾波器4波形匹配濾波器4將輸入信號(hào)進(jìn)一步濾波，濾除擴(kuò)頻信號(hào)的帶外噪聲。該濾波器與發(fā)端的發(fā)送濾波器組合為耐奎斯特濾波器特性，滾降系數(shù)可選擇，缺省設(shè)置為0.5。
波形匹配濾波器4輸出信號(hào)至PN碼匹配濾波器5，在這里接收信號(hào)與本地的一組PN碼(與發(fā)端共軛匹配的PN碼)進(jìn)行并行相關(guān)運(yùn)算，完成信號(hào)快速解擴(kuò)功能。對(duì)PN碼匹配濾波器5的設(shè)計(jì)，充分利用了FPGA速度快的特點(diǎn)，采用時(shí)分復(fù)用結(jié)構(gòu)，使得一個(gè)碼片匹配濾波器可以同時(shí)對(duì)兩路輸入信號(hào)進(jìn)行相關(guān)運(yùn)算，極大地節(jié)約了FPGA硬件資源。
解擴(kuò)后的信號(hào)送入PSK延遲解調(diào)器6，進(jìn)行延遲解調(diào)處理將當(dāng)前的輸入信號(hào)與延遲一個(gè)碼元時(shí)間后的輸入信號(hào)進(jìn)行復(fù)乘法運(yùn)算，完成信號(hào)快速解調(diào)功能。
兩個(gè)通道的延遲解調(diào)器6-1、6-2輸出信號(hào)先送入信號(hào)合并器7進(jìn)行信號(hào)合并，實(shí)現(xiàn)對(duì)信號(hào)的顯分集功能。
由于解調(diào)后的信號(hào)中含有碼元時(shí)鐘成分，若將其通過(guò)一個(gè)窄帶濾波器，則可以提取出時(shí)鐘分量。因此，信號(hào)合并器7輸出的信號(hào)輸入梳狀濾波器8及帶通濾波器9組合成的一個(gè)窄帶濾波器組中，梳狀濾波器8用來(lái)從合并的信號(hào)中提取碼元時(shí)鐘成分；帶通濾波器9則是用來(lái)消除梳狀濾波器8中殘留的直流成分，得到理想的正弦波形。
該正弦波送入門(mén)限比較碼鐘恢復(fù)器10進(jìn)行門(mén)限判決，輸出為方波形式。此方波經(jīng)過(guò)相位調(diào)整，既可以作為碼元時(shí)鐘信號(hào)輸出，由出端C輸出，又可以作為積分淬熄器的淬熄使能信號(hào)。
從信號(hào)合并器7輸出的信號(hào)在淬熄使能信號(hào)的控制下在積分淬熄器11中進(jìn)行積分淬熄。積分淬熄的窗口長(zhǎng)度可控，其原則是要保證將解擴(kuò)解調(diào)得到的相關(guān)峰主峰以及由于多徑效應(yīng)而產(chǎn)生的副峰—并進(jìn)入積分淬熄的窗口中，以充分達(dá)到隱分集效果，實(shí)現(xiàn)隱分集功能。
信號(hào)經(jīng)過(guò)積分淬熄后，輸入門(mén)限判決器12再經(jīng)過(guò)門(mén)限判決，得到解調(diào)后的TTL電平的碼元信號(hào)，由出端D輸出。實(shí)現(xiàn)本實(shí)用新型解擴(kuò)解調(diào)、顯分集/隱分集合并功能。
本實(shí)用新型電源14提供各級(jí)部件工作電壓，實(shí)施例采用通用的集成穩(wěn)壓電源線路自制而成，其輸出+V端電壓為+3.3電壓。
本實(shí)用新型安裝結(jié)構(gòu)如下把本實(shí)用新型圖1、圖2中所有電路部件安裝在一塊尺寸大小長(zhǎng)×寬為250×180毫米的印制板上，然后把印制板安裝在一個(gè)長(zhǎng)×寬×高為258×211×28毫米屏蔽盒插件內(nèi)，屏蔽盒插件組裝在接收機(jī)框內(nèi)，屏蔽盒插件的前面板上安裝中頻信號(hào)輸入端口A、B的兩個(gè)電纜插座及碼元時(shí)鐘、碼元信號(hào)的輸出端口C、D的兩個(gè)電纜插座，后面板上安裝電源入端插座，組裝成本實(shí)用新型。
權(quán)利要求1.一種由A/D變換器(1-1)、(1-2)、時(shí)鐘源(13)、電源(14)組成的突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集合并裝置，其特征在于還有正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-1)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調(diào)器(6-1)、(6-2)、信號(hào)合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門(mén)限比較碼鐘恢復(fù)器(10)、積分淬熄器(11)、門(mén)限判決器(12)組成，其中外接中頻入端口A、B分別依次串接A/D變換器(1-1)、(1-2)、正交下變頻器(2-1)、(2-2)，降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調(diào)器(6-1)、(6-2)后與信號(hào)合并器(7)入端口1、2腳連接，信號(hào)合并器(7)出端口3腳分別與梳狀濾波器(8)、積分淬熄器(11)各入端1腳并接，梳狀濾波器(8)出端口2腳依次串接帶通濾波器(9)、門(mén)限比較碼鐘恢復(fù)器(10)后與出端口C連接，門(mén)限比較碼鐘恢復(fù)器(10)出端口3腳與積分淬熄器(11)入端口3腳連接，積分淬熄器(11)出端口2腳串接門(mén)限判決器(12)后與出端口C連接，時(shí)鐘源(13)出端口E與各部件相應(yīng)本振源端并接，電源(14)出端口+V電壓端與各部件相應(yīng)電源端并接。
2.根據(jù)權(quán)利要求1所述的突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集合并裝置，其特征在于正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)(5-2)、延遲解調(diào)器(6-1)、(6-2)、信號(hào)合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門(mén)限比較碼鐘恢復(fù)器(10)、積分淬熄器(11)、門(mén)限判決器(12)由FPGA可編程器(15)、閃速存儲(chǔ)器(16)、(17)組成，其中正交下變頻器(2-1)、(2-2)、降采樣濾波器(3-1)、(3-2)、波形匹配濾波器(4-1)、(4-2)、PN碼匹配濾波器(5-1)、(5-2)、延遲解調(diào)器(6-1)、(6-2)、信號(hào)合并器(7)、梳狀濾波器(8)、帶通濾波器(9)、門(mén)限比較碼鐘恢復(fù)器(10)、積分淬熄器(11)、門(mén)限判決器(12)各電路集成在一塊FPGA可編程器(15)內(nèi)，F(xiàn)PGA可編程器(15)入端11、12腳分別與A/D變換器(1-1)、(1-2)各出端口連接、入端23腳與閃速存儲(chǔ)器(16)出端11腳連接、入端24腳與時(shí)鐘源(13)出端口E連接、出端35、36腳分別與出端口C、D連接、入端7腳與電源(14)出端+V電壓端連接、入端8腳接地端；閃速存儲(chǔ)器(17)出端11腳與閃速存儲(chǔ)器(16)入端12腳連接，閃速存儲(chǔ)器(16)、(17)各入端7腳與電源(14)出端+V電壓端并接，各入端8腳與地端并接。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種突發(fā)解擴(kuò)解調(diào)及空間顯分集/隱分集合并裝置，它涉及通信領(lǐng)域中對(duì)信號(hào)解擴(kuò)解調(diào)及顯隱分集處理的技術(shù)。它有A/D變換器、FPGA可編程器、網(wǎng)速存儲(chǔ)器、時(shí)鐘源、電源等部件組成。它采用閃速存儲(chǔ)器完成對(duì)FPGA可編程器的配置，由一片F(xiàn)PGA可編程器完成對(duì)輸入中頻信號(hào)的一系列解擴(kuò)、解調(diào)及顯分集/隱分集處理功能。本實(shí)用新型具有器件使用量少，線路布局簡(jiǎn)單，調(diào)試簡(jiǎn)單、各種參數(shù)、功能設(shè)置靈活方便、體積小、成本低，性能穩(wěn)定可靠，便于批量生產(chǎn)，能滿足各種通信場(chǎng)合解擴(kuò)解調(diào)、顯隱分集合并的應(yīng)用需求。
文檔編號(hào)H04B7/02GK2533617SQ0220342
公開(kāi)日2003年1月29日 申請(qǐng)日期2002年2月6日 優(yōu)先權(quán)日2002年2月6日
發(fā)明者王方, 王東 申請(qǐng)人:信息產(chǎn)業(yè)部電子第五十四研究所