專利名稱：用于數(shù)字通信系統(tǒng)的傳輸電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是提供一種用于數(shù)字通信系統(tǒng)的傳輸電路，更具體地說，是指一種以硬件電路加速數(shù)據(jù)格式轉(zhuǎn)換來實現(xiàn)傳輸率適配層功能的傳輸電路。
背景技術(shù)：
數(shù)字化的通信系統(tǒng)，能以有線或無線的方式將數(shù)字信號迅速確實地傳遞，促進人際溝通、信息流通與知識交換，所以已經(jīng)成為現(xiàn)代信息社會最重要的基礎(chǔ)之一。提升數(shù)字通信系統(tǒng)中各種數(shù)字電路處理數(shù)字信號的能力，也是當前信息產(chǎn)業(yè)致力研發(fā)的重點。
請參考圖1。圖1為一典型數(shù)字通信系統(tǒng)10中，數(shù)字數(shù)據(jù)傳輸流程的示意圖。數(shù)字通信系統(tǒng)10可以是GSM(全球移動通信系統(tǒng))的無線手機數(shù)字系統(tǒng)。在數(shù)字通信系統(tǒng)10中，設(shè)有不同的邏輯架構(gòu)層，用來實現(xiàn)完整的數(shù)字通信功能；這些邏輯架構(gòu)層包括有高層協(xié)議12、物理層14、傳輸率適配層(rateadaptation layer)16、以及后續(xù)的無線電傳輸網(wǎng)絡(luò)18。高層協(xié)議12中包含有手機中的驅(qū)動程序、AT指令轉(zhuǎn)譯程序(interpreter)等等。當使用者要通過數(shù)字通信系統(tǒng)10將數(shù)據(jù)以無線電方式傳輸出去時，會先由高層協(xié)議12來處理數(shù)據(jù)傳輸?shù)牡刂?、傳輸格式及相關(guān)協(xié)議等，并依據(jù)不同的數(shù)據(jù)型態(tài)，分別進行對應(yīng)的處理，再傳送至物理層14。像在圖1中的例子，就繪出了三種不同型態(tài)的數(shù)據(jù)，也就是透明數(shù)據(jù)(transparent data)20A、傳真數(shù)據(jù)20B以及非透明數(shù)據(jù)(non-transparent data)20C。同時，傳輸信號時相關(guān)的傳輸指令20D也會被傳輸至物理層14。物理層14會進一步處理各數(shù)據(jù)，以便用無線電的方式將數(shù)據(jù)傳輸至無線電傳輸網(wǎng)絡(luò)18。不過，由于不同型態(tài)的數(shù)據(jù)會以不同的傳輸率(也就是單比特時間中能傳輸?shù)谋忍鼗驍?shù)據(jù)量)傳輸于高層協(xié)議12及物理層14，以無線電方式將數(shù)據(jù)傳輸出去之前，要對各種不同傳輸率的數(shù)據(jù)進行數(shù)據(jù)緩沖、格式轉(zhuǎn)換的處理，使得不同傳輸率的數(shù)據(jù)能以統(tǒng)一的傳輸率傳輸至無線電傳輸網(wǎng)絡(luò)18；而數(shù)字通信系統(tǒng)10中的傳輸率適配層16就是用來協(xié)調(diào)不同傳輸率的不同型態(tài)數(shù)據(jù)，使其具有統(tǒng)一的傳輸率。在傳輸率適配層16中，是以不同的格式轉(zhuǎn)換/數(shù)據(jù)緩沖模式22A、22B、22C，來分別處理透明數(shù)據(jù)20A、傳真數(shù)據(jù)20B及非透明數(shù)據(jù)20C，最后并將指令20D通過格式轉(zhuǎn)換24加入各型態(tài)的數(shù)據(jù)中，變成傳輸率統(tǒng)一的數(shù)據(jù)流，由無線電傳輸網(wǎng)絡(luò)18傳輸出去。舉例來說，在GSM系統(tǒng)中，處理透明數(shù)據(jù)20A的格式轉(zhuǎn)換/數(shù)據(jù)緩沖處理22A，其包括有RA0轉(zhuǎn)換函數(shù)及編碼；格式轉(zhuǎn)換/數(shù)據(jù)緩沖處理22B中則包括有T30’轉(zhuǎn)換函數(shù)及比特反序(bit reversal)；處理非透明數(shù)據(jù)20C的格式轉(zhuǎn)換/數(shù)據(jù)緩沖處理22C則包含有RLP+FCS轉(zhuǎn)換；而格式轉(zhuǎn)換24中則設(shè)有RA1’轉(zhuǎn)換函數(shù)。以RA0轉(zhuǎn)換函數(shù)來說，透明數(shù)據(jù)20A可能是以每秒300、1200、2400、4800、9600、14.4k(14400)比特的傳輸率輸入至傳輸率適配層16。假設(shè)輸入至傳輸率適配層16的數(shù)據(jù)依序為D1、D2...至D8八筆數(shù)字數(shù)據(jù)，且以每秒2400、4800、9600、14.4k比特的傳輸率輸入，則RA0轉(zhuǎn)換函數(shù)會依序輸出為St、D1、D2、D3、D4、D5、D8、D7、D8、Sp的比特流；其中St、Sp為特殊的指令。若數(shù)據(jù)是以每秒1200比特的較慢傳輸率輸入至傳輸率適配層16，則RA0轉(zhuǎn)換函數(shù)會輸出為St、St、D1、D1、D2、D2、D3、D3、D4、D4、D5、D5、D6、D6、D7、D7、D8、D8、Sp、Sp的比特流；換句話說，若數(shù)據(jù)以較慢的傳輸率輸入至傳輸率適配層16，傳輸率適配層16會將某些數(shù)據(jù)重復，以產(chǎn)生出傳輸率較高的數(shù)據(jù)。若數(shù)據(jù)是以更慢的每秒300比特的傳輸率傳輸至傳輸率適配層，RA0轉(zhuǎn)換函數(shù)數(shù)據(jù)重復的次數(shù)會更多。
除了緩沖不同傳輸率的數(shù)據(jù)，傳輸率適配層16還要同時對輸入的數(shù)據(jù)進行必要的數(shù)據(jù)格式轉(zhuǎn)換，再將格式轉(zhuǎn)換后的數(shù)據(jù)輸出。請參考圖2A至圖2D。圖2A至圖2D分別是四種不同的數(shù)據(jù)格式轉(zhuǎn)換的示意圖；其中數(shù)據(jù)A為待轉(zhuǎn)換的數(shù)據(jù)，數(shù)據(jù)B為數(shù)據(jù)格式轉(zhuǎn)換后的數(shù)據(jù)；而比特A0、A1、...至A7為數(shù)據(jù)A的各個比特，其中比特A0可視為數(shù)據(jù)的最高有效位(Most Significant Bit，MSB)。同理，比特B0、B1、...為數(shù)據(jù)B的各個比特，比特B0為數(shù)據(jù)B的最高有效位。傳輸率適配層16基本的數(shù)據(jù)格式轉(zhuǎn)換包括有四種型態(tài)，配合圖2A至圖2D，可分別描述如下(1)調(diào)整待轉(zhuǎn)換數(shù)據(jù)中各比特排列的順序，形成轉(zhuǎn)換后數(shù)據(jù)的比特。舉例來說，如圖2A所示，格式轉(zhuǎn)換后的數(shù)據(jù)B，其第一個比特B0為數(shù)據(jù)A的比特A5；比特B1為數(shù)據(jù)A的比特A3，以此類推。最后，數(shù)據(jù)B的比特B7就等于數(shù)據(jù)A的比特A4。
(2)在待轉(zhuǎn)換數(shù)據(jù)中插入另外的數(shù)據(jù)或指令比特以形成轉(zhuǎn)換后數(shù)據(jù)。如圖2B中的例子所示，是在數(shù)據(jù)格式轉(zhuǎn)換后的數(shù)據(jù)B中插入了兩個控制比特C0、C1，分別作為比特B4、B8。
(3)將待轉(zhuǎn)換數(shù)據(jù)去除部分作為格式轉(zhuǎn)換后的數(shù)據(jù)。舉例來說，如圖2C所示，格式轉(zhuǎn)換后的數(shù)據(jù)B中僅對應(yīng)于數(shù)據(jù)A中的比特A1至A6；比特A0、A7被舍棄。
(4)將待轉(zhuǎn)換數(shù)據(jù)做處理運算后，將所得的結(jié)果插入至格式轉(zhuǎn)換后的數(shù)據(jù)。如圖2D所示，在格式轉(zhuǎn)換后的數(shù)據(jù)B中，除了比特B0至B7分別對應(yīng)于數(shù)據(jù)A的比特A0至A7，還可將數(shù)據(jù)A中的各比特進行邏輯運算OP，再將運算的結(jié)果插入數(shù)據(jù)B中。舉例來說，邏輯運算OP可對數(shù)據(jù)A進行奇偶校驗，并將算出來的奇偶校驗比特插入數(shù)據(jù)B中。在圖2D的例子中，邏輯運算OP的結(jié)果變成數(shù)據(jù)B的比特B8。當然，邏輯運算OP的結(jié)果也可插入至數(shù)據(jù)B的其它比特置。
在現(xiàn)有的數(shù)字通信系統(tǒng)中，是以微處理器(micro controller)來實現(xiàn)傳輸率適配層的數(shù)據(jù)緩沖、格式轉(zhuǎn)換的功能。在數(shù)據(jù)緩沖的部分，微處理器可將傳輸率較慢的輸入數(shù)據(jù)重復，或插入指令或其它比特，以產(chǎn)生傳輸率較快的輸出數(shù)據(jù)；若輸入至傳輸率適配層的數(shù)據(jù)，其傳輸率并非常數(shù)(也就是有時以高傳輸率輸入，有時以低傳輸率輸入)，微處理器也可以用內(nèi)存暫存某些輸入的數(shù)據(jù)，使得傳輸率適配層輸出的數(shù)據(jù)能有均一的傳輸率。在數(shù)據(jù)格式轉(zhuǎn)換的功能方面，現(xiàn)有技術(shù)中的微處理器則是依據(jù)預(yù)設(shè)的指令集所寫成的程序，來進行數(shù)據(jù)格式轉(zhuǎn)換。一般而言，微處理器中的指令集是以緩存器中比特平移(shift)、各比特邏輯運算等功能來組合出數(shù)據(jù)格式轉(zhuǎn)換所需的運作。舉例來說，當現(xiàn)有的微處理器要進行圖2A中的數(shù)據(jù)格式轉(zhuǎn)換，以便將數(shù)據(jù)A的各比特[A7、A6、A5、A4、A3、A2、A1、A0]轉(zhuǎn)換為數(shù)據(jù)B中的各比特[A4、A0、A7、A1、A6、A2、A3、A5]時，就要進行下列的步驟步驟1將一目的緩存器AR的各個比特設(shè)為0。
步驟2將數(shù)據(jù)A復制至另一個緩存器BR中。
步驟3以比特與運算(AND)的方式，將緩存器BR中的比特A7至A1屏蔽(mask)，也就是將緩存器BR中的比特[A7、A6、A5、A4、A3、A2、A1、A0]分別與一屏蔽數(shù)據(jù)
進行與運算，得到
。
步驟4以比特平移的方式將緩存器BR中的比特移動為
；步驟5再將緩存器BR和目的緩存器AR的各個比特分別進行或運算(OR)，使得目的緩存器AR中變成
，完成對單一比特的移動。
針對數(shù)據(jù)A中其它比特重復上述的步驟1至4(在步驟3中以不同的屏蔽數(shù)據(jù)、步驟4中將比特移至不同的比特置)，就能完成圖2A中的數(shù)據(jù)格式轉(zhuǎn)換。其它種類的數(shù)據(jù)格式轉(zhuǎn)換也可由類似步驟來達成。
當要進行數(shù)據(jù)緩沖處理、調(diào)整傳輸率時，需涉及許多邏輯判斷與運算，必須以微處理器來進行。但在現(xiàn)有技術(shù)中，數(shù)據(jù)格式的轉(zhuǎn)換也需由微處理器依照指令集程序來進行；由于微處理器基本指令集無法直接描述數(shù)據(jù)格式轉(zhuǎn)換，就必須要以繁復的步驟才能完成數(shù)據(jù)格式轉(zhuǎn)換。就如上述所描述的，在現(xiàn)有技術(shù)中，僅僅移動一個比特，就要進行上述的步驟1至4，各步驟中也還有許多細節(jié)要進行(像是步驟4中，微處理器每一運作時鐘脈沖周期中，僅能將一比特平移一個比特位置)。要以現(xiàn)有的方式來達成數(shù)據(jù)格式轉(zhuǎn)換，就會耗費許多時間及微處理器資源。由于現(xiàn)代數(shù)字通信的數(shù)據(jù)流量漸增，對處理速度的要求也變得更嚴格；以現(xiàn)有的指令集程序配合微處理器來進行數(shù)據(jù)格式轉(zhuǎn)換，勢必難以應(yīng)付現(xiàn)代數(shù)字通信系統(tǒng)對數(shù)據(jù)處理效率的高要求。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的，在于提供一種以硬件電路直接實現(xiàn)傳輸率適配層中數(shù)據(jù)格式轉(zhuǎn)換的傳輸電路，以解決現(xiàn)有技術(shù)的缺點。
在現(xiàn)有技術(shù)中，數(shù)字通信系統(tǒng)中傳輸率適配層的數(shù)據(jù)格式轉(zhuǎn)換，是以微處理機依據(jù)指令集程序來進行的，由于指令集無法直接描述數(shù)據(jù)格式轉(zhuǎn)換，必須要以繁復的指令及步驟才能完成數(shù)據(jù)格式轉(zhuǎn)換，也造成數(shù)據(jù)格式轉(zhuǎn)換的效率低落、占用大量微處理器資源。要儲存數(shù)據(jù)格式轉(zhuǎn)換的繁復程序，也要占用相當?shù)拇鎯臻g。
本發(fā)明提供一種傳輸電路，用來以單比特時間第一個比特的傳輸率接收一輸入數(shù)據(jù)，并根據(jù)該輸入信號以單比特時間不同于該第一數(shù)量的第二個比特的傳輸率輸出一輸出數(shù)據(jù)；該傳輸電路包含有一處理器，用來控制該傳輸電路的運作，其中該處理器接收該輸入數(shù)據(jù)并對應(yīng)地產(chǎn)生一具有多個比特的第一數(shù)據(jù)；以及一格式轉(zhuǎn)換電路，電連接于該處理器，用來根據(jù)該第一數(shù)據(jù)產(chǎn)生一具有多個比特的第二數(shù)據(jù)，該格式轉(zhuǎn)換電路包含有多個輸入單元，各輸入單元用來接收該第一數(shù)據(jù)的一個比特；多個輸出單元，各輸出單元接收一比特后，將該比特輸出以作為該第二數(shù)據(jù)中的一比特以及一比特控制電路，電連于所述各輸入單元及所述各輸出單元之間，用來根據(jù)所述各輸入單元接收的比特產(chǎn)生所述以輸出單元傳輸?shù)谋忍?；其中該比特控制電路將一輸入單元接收的比特以不?jīng)過其它輸入單元及其它輸出單元的方式傳輸至一輸出單元，而在該輸入單元接收的比特與該第一數(shù)據(jù)的最高有效位之間的比特數(shù)目，以及該輸出單元傳輸?shù)谋忍嘏c該第二數(shù)據(jù)的最高有效位之間的比特數(shù)目，兩比特數(shù)目是實質(zhì)相異；而該處理器還根據(jù)該第二數(shù)據(jù)依序產(chǎn)生該輸出數(shù)據(jù)。
本發(fā)明還提供一種實現(xiàn)數(shù)字通信系統(tǒng)中傳輸率適配層功能的電路，該電路接收具有一第一傳輸率的輸入數(shù)據(jù)、并依據(jù)該輸入數(shù)據(jù)輸出具有一第二傳輸率的輸出數(shù)據(jù)，該電路包含一處理器，用來控制該電路的運作，該處理器接收該輸入數(shù)據(jù)并對應(yīng)地產(chǎn)生一具有多個比特的第一數(shù)據(jù)；以及一格式轉(zhuǎn)換電路，電連接于該處理器，用來根據(jù)該第一數(shù)據(jù)以及來自該處理器之一的轉(zhuǎn)換控制信號，以形成一第二數(shù)據(jù)并回傳至該處理器；其中該處理器根據(jù)該第二數(shù)據(jù)以輸出該具有第二傳輸率的輸出信號。
本發(fā)明中的格式轉(zhuǎn)換電路是以電路布線安排的方式來直接進行數(shù)據(jù)格式轉(zhuǎn)換，不需以微處理器來進行數(shù)據(jù)格式轉(zhuǎn)換，一方面大幅減少數(shù)據(jù)格式轉(zhuǎn)換所占用的微處理器資源，增加數(shù)據(jù)格式轉(zhuǎn)換的效率及處理速度，一方面也不需儲存數(shù)據(jù)格式轉(zhuǎn)換的程序，節(jié)省存儲空間。而本發(fā)明中數(shù)據(jù)緩沖的功能則是以微處理器來實現(xiàn)。


圖1為一典型數(shù)字通信系統(tǒng)的邏輯架構(gòu)示意圖。
圖2A至圖2D為圖1中不同型態(tài)數(shù)據(jù)格式轉(zhuǎn)換的示意圖。
圖3為本發(fā)明傳輸電路的功能方塊示意圖。
圖4為圖3中格式轉(zhuǎn)換電路一實施例的電路示意圖。
圖5A至圖5D為圖4中各子格式轉(zhuǎn)換電路的電路示意圖。
圖6為圖3中格式轉(zhuǎn)換電路另一實施例的電路示意圖。
圖7A、7B為圖6中各子格式轉(zhuǎn)換電路的電路示意圖。
圖8為圖3中格式轉(zhuǎn)換電路又一實施例的電路示意圖。
圖式符號說明10數(shù)字通信系統(tǒng) 12高層協(xié)議14物理層16傳輸率適配層18無線電頻道20A透明數(shù)據(jù)20B傳真數(shù)據(jù) 20C非透明數(shù)據(jù)20D指令 22A-22C格式轉(zhuǎn)換/數(shù)據(jù)緩沖處理24格式轉(zhuǎn)換處理 30傳輸電路32A處理器 32B、42A-42C格式轉(zhuǎn)換電路34總線 36A輸入數(shù)據(jù)36B輸出數(shù)據(jù) 38A待轉(zhuǎn)換數(shù)據(jù)38B轉(zhuǎn)換后數(shù)據(jù) 40轉(zhuǎn)換控制信號40C控制數(shù)據(jù) 46A-46D解碼器50A輸入單元 50B輸出單元52觸發(fā)器52T時鐘脈沖端54、62多任務(wù)器 54C、62C選擇端56A-56D、58A、58B、60比特控制電路58比特傳輸電路A、B數(shù)據(jù)CNTL選擇信號C0、C1控制比特 OP邏輯運算A0-A7、B0-B9、Cr0-Cr2、Cw0-Cw2、Cs比特F1-F4、F13、F24子格式轉(zhuǎn)換電路OP1-OP3運算電路bus_r1-bus_r4、bus_w1-bus_w4、bus_r13、bus_r24、bus_w13、bus_w24、bus_r、bus_w使能信號具體實施方式
請參考圖3。圖3為本發(fā)明用來實現(xiàn)數(shù)字通信系統(tǒng)中傳輸率適配層功能的傳輸電路30。在傳輸電路30中，設(shè)有一處理器32A及一格式轉(zhuǎn)換電路32B；處理器32A與格式轉(zhuǎn)換電路32B間可以用一總線34(或其它可交換信號的電路)在兩者間傳輸信號。處理器32A用來處理數(shù)據(jù)緩沖、調(diào)節(jié)輸出輸入信號間不同的傳輸率；格式轉(zhuǎn)換電路32B則專門用來以硬件電路來實現(xiàn)數(shù)據(jù)格式轉(zhuǎn)換的功能。當有數(shù)據(jù)要輸入至傳輸率適配層時，可經(jīng)由總線34傳入處理器32A，也就是圖3中的輸入數(shù)據(jù)36A。處理器32A接收輸入數(shù)據(jù)36A后，會將需要格式轉(zhuǎn)換的部分形成待轉(zhuǎn)換數(shù)據(jù)38A，傳輸至格式轉(zhuǎn)換電路32B，并藉由轉(zhuǎn)換控制信號40來控制格式轉(zhuǎn)換電路32B，進行必要的數(shù)據(jù)格式轉(zhuǎn)換。格式轉(zhuǎn)換電路32B對待轉(zhuǎn)換數(shù)據(jù)38A完成數(shù)據(jù)格式轉(zhuǎn)換后，就會形成轉(zhuǎn)換后數(shù)據(jù)38B回傳至處理器32A；處理器32A進行數(shù)據(jù)緩沖、調(diào)整傳輸率之后，就能對應(yīng)地產(chǎn)生輸出數(shù)據(jù)36B，由總線34輸出，完成傳輸率適配層的功能。
本發(fā)明中的格式轉(zhuǎn)換電路32B可以有許多種不同的實施方式。請參考圖4(并同時參考圖3)；圖4為本發(fā)明中格式轉(zhuǎn)換電路32B一實施例42A的功能方塊示意圖。如前所述，在傳輸率適配層中的數(shù)據(jù)格式轉(zhuǎn)換有四種基本的型態(tài)，格式轉(zhuǎn)換電路42A就是以四個子格式轉(zhuǎn)換電路F1至F4來，分別進行這四種型態(tài)的數(shù)據(jù)格式轉(zhuǎn)換；此外，格式轉(zhuǎn)換電路42A還設(shè)有兩個解碼器46A、46B。如圖3所示，處理器32A會將待轉(zhuǎn)換數(shù)據(jù)38A、轉(zhuǎn)換控制信號40傳輸至格式轉(zhuǎn)換電路中以進行數(shù)據(jù)格式轉(zhuǎn)換，并接收格式轉(zhuǎn)換電路輸出的轉(zhuǎn)換后數(shù)據(jù)38B。在格式轉(zhuǎn)換電路42A中，待轉(zhuǎn)換數(shù)據(jù)38A分別傳輸至子格式轉(zhuǎn)換電路F1至F4；轉(zhuǎn)換控制信號40中則包括了一時鐘脈沖clk、用來選擇四種數(shù)據(jù)格式轉(zhuǎn)換型態(tài)的比特Cr0、Cr1、Cw0、Cw1、以及其它必要的控制數(shù)據(jù)40C。其中，時鐘脈沖clk用來協(xié)調(diào)數(shù)據(jù)傳輸；比特Cr0、Cr1則會輸入至解碼器46A中，產(chǎn)生出四個使能信號bus_r1至bus_r4。如圖4所示，這些使能信號分別對應(yīng)于一個子格式轉(zhuǎn)換電路，一個使能信號可使一子格式轉(zhuǎn)換電路運作而接收待轉(zhuǎn)換數(shù)據(jù)38A，以執(zhí)行特定型態(tài)的數(shù)據(jù)格式轉(zhuǎn)換。同理，比特Cw0、Cw1也會輸入至解碼器46B中，產(chǎn)生出另外四個使能信號bus_w1至bus_w4；這些使能信號也各自對應(yīng)于一個子格式轉(zhuǎn)換電路；一個使能信號能控制一個子格式轉(zhuǎn)換電路將數(shù)據(jù)格式轉(zhuǎn)換后的結(jié)果(也就是轉(zhuǎn)換后數(shù)據(jù)38B)輸出至總線。舉例來說，若要以子格式轉(zhuǎn)換電路F1來進行一特定的數(shù)據(jù)格式轉(zhuǎn)換，處理器32A就能將比特Cr0、Cr1分別設(shè)成0、0，使使能信號bus_r1為1(高比特準)，其它使能信號bus_r2至bus_r4為0(低比特準)。使能信號bus_r1會將子格式轉(zhuǎn)換電路F1使能，并接收待轉(zhuǎn)換數(shù)據(jù)38A開始進行數(shù)據(jù)格式轉(zhuǎn)換；而子格式轉(zhuǎn)換電路F2至F4會分別因為使能信號bus_r2至bus_r4為0而不進行數(shù)據(jù)格式轉(zhuǎn)換。同時，處理器32B也會將比特Cw0、Cw1設(shè)成0、0，使使能信號bus_w1為1，以控制子格式轉(zhuǎn)換電路F1將數(shù)據(jù)格式轉(zhuǎn)換后的結(jié)果輸出至總線上，形成轉(zhuǎn)換后數(shù)據(jù)38B；而其它為0的使能信號bus_w2至bus_w4會分別使子格式轉(zhuǎn)換電路F2至F4不會傳輸數(shù)據(jù)至總線上。改變比特Cr0、Cr1以及Cw0、Cw1的值，就能以不同的子格式轉(zhuǎn)換電路來進行不同型態(tài)的數(shù)據(jù)格式轉(zhuǎn)換。
至于圖4中各子格式轉(zhuǎn)換電路F1至F4的電路示意圖，則分別示于圖5A至圖5D。圖5A至圖5D的四個子格式轉(zhuǎn)換電路F1至F4，即是分別用來進行圖2A至圖2D的四種數(shù)據(jù)格式轉(zhuǎn)換?，F(xiàn)以圖5A為例來說明各個子格式轉(zhuǎn)換電路的基本電路結(jié)構(gòu)。請參考圖5A；圖5A的子格式轉(zhuǎn)換電路F1設(shè)有多個輸入單元50A及多個輸出單元50B；各輸入單元50A分別用來接收待轉(zhuǎn)換數(shù)據(jù)的一個比特(也就是比特A0至A7)，各輸出單元50B則分別用來傳輸轉(zhuǎn)換后數(shù)據(jù)的一個比特(也就是比特B0至B7)。各輸入單元50A及輸出單元50B間則以線路布線連接形成一比特控制電路56A。各輸入單元50A中設(shè)有一多任務(wù)器54及一觸發(fā)器(flip-flop)52；其中多任務(wù)器54設(shè)有一選擇端54C及兩個輸入端(分別標示為0，1)，一輸入端用來接收一個待轉(zhuǎn)換數(shù)據(jù)的比特，選擇端54C則接受使能信號bus_r1的控制，而多任務(wù)器54的輸出端則連接于觸發(fā)器52。觸發(fā)器52設(shè)有一時鐘脈沖端52T，用來接受時鐘脈沖clk的控制。比特控制電路56A是以線路布設(shè)的方式來連接特定的輸入單元50A及輸出單元50B，以直接完成數(shù)據(jù)格式轉(zhuǎn)換。輸出單元50B可以用與門(ANDgate)來實現(xiàn)，各輸出單元50B是將比特控制電路50C傳來的數(shù)據(jù)和使能信號bus_w1做與運算。
圖5A中的子格式轉(zhuǎn)換電路F1工作的情形可描述如下。當處理器32B以比特Cr0、Cr1(請參考圖4)通過解碼器46A將使能信號bus_r1變?yōu)?后，各輸入單元50A就會由各自的多任務(wù)器將待轉(zhuǎn)換數(shù)據(jù)的各個比特A0至A7讀入，并配合通過觸發(fā)器的時鐘脈沖clk的控制，將各比特同時傳輸至比特控制電路56A；比特控制電路56A是以電路布設(shè)的方式直接將各輸入單元50A的比特傳輸至對應(yīng)的輸出單元50B，以直接達成數(shù)據(jù)格式轉(zhuǎn)換的目的。像是圖5A中比特控制電路56A的布線，就能直接達成圖2A中改變比特順序的數(shù)據(jù)格式轉(zhuǎn)換(像是將待轉(zhuǎn)換數(shù)據(jù)的比特A0變成轉(zhuǎn)換后數(shù)據(jù)的比特B6，等等)，不必再經(jīng)由繁復的微處理器指令集程序來達成。當處理器32B以比特Cw0、Cw1(見圖4)通過解碼器46B將使能信號bus_w1變?yōu)?后，子格式轉(zhuǎn)換電路50B就能由各輸出單元50B來輸出轉(zhuǎn)換后數(shù)據(jù)的各個比特B0至B7。由子格式轉(zhuǎn)換電路F1的電路可知，比特A0至A7能經(jīng)由各輸入單元50A同時(在時鐘脈沖clk的同一個周期中)通過比特控制電路56A并行傳輸至各個對應(yīng)的輸出單元50B，得到轉(zhuǎn)換后數(shù)據(jù)的各個比特B0至B7。相較之下，現(xiàn)有技術(shù)中以微處理器來進行數(shù)據(jù)格式轉(zhuǎn)換，就需要耗費許多時鐘脈沖周期才能完成繁復的指令集程序；舉例來說，僅僅將單一比特在緩存器中平移一個比特置，就需要一個時鐘脈沖周期的時間；要完成前面討論過的現(xiàn)有數(shù)據(jù)格式轉(zhuǎn)換步驟1至4，勢必要耗費數(shù)十個以上的時鐘脈沖周期。
請參考圖5B。圖5B中的子格式轉(zhuǎn)換電路F2是用來實現(xiàn)圖2B中的數(shù)據(jù)格式轉(zhuǎn)換，將兩個控制比特C0、C1插入至轉(zhuǎn)換后數(shù)據(jù)中。子格式轉(zhuǎn)換電路F2中的輸入單元50A、輸出單元50B與圖5B中的同名組件構(gòu)造相同，其配合使能信號bus_r2、bus_w2及時鐘脈沖clk以接收待轉(zhuǎn)換數(shù)據(jù)的比特A0至A7、傳輸轉(zhuǎn)換后數(shù)據(jù)的比特B0至B9等的工作情形也能同理類推，在不妨礙本發(fā)明技術(shù)公開的情形下，于此不再贅述。在圖5B中的比特控制電路56B中，除了依照數(shù)據(jù)格式轉(zhuǎn)換的需要將各輸出單元連接于對應(yīng)的輸入單元，并另以比特傳輸電路58來將數(shù)據(jù)格式轉(zhuǎn)換的控制比特C0、C1分別傳輸至比特B4、B8，以便將這兩個控制比特插入至轉(zhuǎn)換后數(shù)據(jù)中?？刂票忍谻0、C1可歸類于轉(zhuǎn)換控制信號40中的控制數(shù)據(jù)40C(如圖4所示)。
同理，圖5C、5D中的子格式轉(zhuǎn)換電路F3及子格式轉(zhuǎn)換電路F4，則是以輸入單元50A分別配合使能信號bus_r3、bus_r4及時鐘脈沖clk來接收待轉(zhuǎn)換電路的各個比特，并分別根據(jù)使能信號bus_w3、bus_w4的控制以輸出單元50B將轉(zhuǎn)換后數(shù)據(jù)的各個比特傳輸出去。圖5C中的比特控制電路56C能實現(xiàn)圖2C中的數(shù)據(jù)格式轉(zhuǎn)換；圖5D中的比特控制電路56D則能實現(xiàn)圖2D中的數(shù)據(jù)格式轉(zhuǎn)換。其中，比特控制電路56D另設(shè)有一運算電路OP1，運算電路OP1由各輸入單元接收待轉(zhuǎn)換數(shù)據(jù)的比特A0至A7后，會依照預(yù)設(shè)的邏輯運算法則得到運算結(jié)果，并插入至轉(zhuǎn)換后數(shù)據(jù)中。像是圖5D中的運算電路OP1就是將運算的結(jié)果傳輸至比特B8對應(yīng)的輸出單元，以便將運算的結(jié)果插入至轉(zhuǎn)換后數(shù)據(jù)中。若有必要的話，也可用控制數(shù)據(jù)40C中的其它指令數(shù)據(jù)來控制運算電路OP1所進行的邏輯運算(例如以不同的指令數(shù)據(jù)使運算電路OP1進行不同的邏輯運算)。
請參考圖6。圖6為本發(fā)明中格式轉(zhuǎn)換電路另一實施例42B的電路示意圖。格式轉(zhuǎn)換電路42B中設(shè)有兩個子格式轉(zhuǎn)換電路F13、F24；各個格式轉(zhuǎn)換電路能執(zhí)行兩種數(shù)據(jù)格式轉(zhuǎn)換。類似于圖4中的格式轉(zhuǎn)換電路42A，格式轉(zhuǎn)換電路42B也是以兩個解碼器46C、46D分別根據(jù)轉(zhuǎn)換控制信號40中的比特Cr2、Cw2來產(chǎn)生使能信號bus_r13、bus_r24、bus_w13以及bus_w24。時鐘脈沖clk用來控制待轉(zhuǎn)換數(shù)據(jù)38A、轉(zhuǎn)換后數(shù)據(jù)38B的傳輸。而由于本實施例中子格式轉(zhuǎn)換電路F13、F24分別可進行兩種不同的數(shù)據(jù)格式轉(zhuǎn)換，故轉(zhuǎn)換控制信號40中還有另一比特Cs來控制各個子格式轉(zhuǎn)換電路要進行哪一種數(shù)據(jù)格式轉(zhuǎn)換。在以下討論的實施例中，子格式轉(zhuǎn)換電路F13能進行圖2A、圖2C中的兩種數(shù)據(jù)格式轉(zhuǎn)換；子格式轉(zhuǎn)換電路F24能進行圖2B、二D中的兩種數(shù)據(jù)格式轉(zhuǎn)換。格式轉(zhuǎn)換電路42B工作的原理可描述如下。舉例來說，當處理器32A要以子格式轉(zhuǎn)換電路F24進行圖2D中的數(shù)據(jù)格式轉(zhuǎn)換時，可將轉(zhuǎn)換控制信號40中的比特Cr2、Cw2均設(shè)為1，使使能信號bus_r24、bus_w24為1(其它使能信號為0)，控制子格式轉(zhuǎn)換電路F24接收待轉(zhuǎn)換數(shù)據(jù)38A。而比特Cs也可設(shè)為1，控制子格式轉(zhuǎn)換電路F24進行圖2D中的數(shù)據(jù)格式轉(zhuǎn)換。最后，使能信號bus_w24可控制子格式轉(zhuǎn)換電路F24將轉(zhuǎn)換后數(shù)據(jù)38B輸出。
請繼續(xù)參考圖7A、圖7B。圖7A、7B分別是子格式轉(zhuǎn)換電路F13、F24的電路示意圖。如圖7A所示，類似于子格式轉(zhuǎn)換電路F1至F4，子格式轉(zhuǎn)換電路F13也是以輸入單元50A配合使能信號bus_r13及時鐘脈沖clk來接收待轉(zhuǎn)換數(shù)據(jù)的各個比特A0至A7；輸出單元50B則配合使能信號bus_w13來將轉(zhuǎn)換后數(shù)據(jù)的各個比特B0至B7傳輸出去。而比特控制電路58A則用來以布線方式將各個輸入單元接收的比特傳輸?shù)綄?yīng)的輸出單元。與子格式轉(zhuǎn)換電路F1至F4不同的是，比特控制電路58A中另設(shè)有多個多任務(wù)器62，各多任務(wù)器62有兩個輸入端(分別標示為0、1)、一個用來接收比特Cs控制的選擇端62C以及一個連接于一輸出單元的輸出端。當比特Cs為0時，各多任務(wù)器會將標示為0的輸入端的比特傳輸至對應(yīng)的輸出單元；比特Cs為1時，輸入至標示為1的輸入端的比特會被傳輸至對應(yīng)的輸出單元。利用多任務(wù)器62的選擇功能，就可在比特控制電路58A中同時布設(shè)能實現(xiàn)圖2A、圖2C中功能的線路。舉例來說，在圖2A中，比特B0等于比特A5，所以比特B0輸出單元對應(yīng)的多任務(wù)器62，其標示為0的輸入端就用來接收比特A5；以此類推，比特B7等于比特A4，則比特B7輸出單元對應(yīng)的多任務(wù)器62，其標示為0的輸入端就用來接收比特A4。換句話說，當比特Cs為0時，比特控制電路58A中形成的線路連接就能實現(xiàn)圖2A中的數(shù)據(jù)格式轉(zhuǎn)換。另一方面，在圖2C中，比特B0就等于比特A1，比特B5則等于比特A6，故比特B0、B5輸出單元對應(yīng)多任務(wù)器標示為1的輸出端，就分別用來接收比特A1、A6。由于在圖2C中轉(zhuǎn)換后數(shù)據(jù)僅有比特B0至B5，圖7A中比特B6、B7輸出單元對應(yīng)的多任務(wù)器，其標示為1的輸出端就連接至地端GND。這樣一來，當比特Cs為1時，比特控制電路58A就能實現(xiàn)圖2C中的數(shù)據(jù)格式轉(zhuǎn)換了?？偫▉碚f，處理器32A以轉(zhuǎn)換控制信號40中的比特Cs，就能控制子格式轉(zhuǎn)換電路F13是進行圖2A或圖2C中的數(shù)據(jù)格式轉(zhuǎn)換。
根據(jù)相同的原理，圖7B中的子格式轉(zhuǎn)換電路F24，也是以其比特控制電路58B中的多任務(wù)器62(以及比特Cs)來實現(xiàn)圖2B及圖2D中的數(shù)據(jù)格式轉(zhuǎn)換；而其中的運算電路OP2則用來進行圖2D中的邏輯運算OP，控制比特C0、C1則是圖2B的數(shù)據(jù)格式轉(zhuǎn)換中，要插入至轉(zhuǎn)換后數(shù)據(jù)的比特。當比特Cs為0時，子格式轉(zhuǎn)換電路F24能進行圖2B中的數(shù)據(jù)格式轉(zhuǎn)換，當比特Cs為1時，子格式轉(zhuǎn)換電路F24能進行圖2D中的數(shù)據(jù)格式轉(zhuǎn)換。至于子格式轉(zhuǎn)換電路F24中各輸入單元50A配合使能信號bus_r24、時鐘脈沖clk接收待轉(zhuǎn)換數(shù)據(jù)、輸出單元50B配合使能信號bus_w24傳輸轉(zhuǎn)換后數(shù)據(jù)的工作情形，與前面各個子格式轉(zhuǎn)換電路原理相同，于此不再贅述。
請參考圖8。圖8為本發(fā)明中格式轉(zhuǎn)換電路另一實施例42C的電路示意圖。格式轉(zhuǎn)換電路42C中，是直接以比特控制電路60來實現(xiàn)四種數(shù)據(jù)格式轉(zhuǎn)換的不同布線。待轉(zhuǎn)換數(shù)據(jù)中的各個比特A0至A7，是根據(jù)轉(zhuǎn)換控制信號40中的使能信號bus_w及時鐘脈沖clk，由各輸入單元50A接收。配合轉(zhuǎn)換控制信號40中的使能信號bus_r，則能由各輸出單元50B將轉(zhuǎn)換后數(shù)據(jù)的各個比特B0至B9輸出。類似于子格式轉(zhuǎn)換電路F13、F24中的配置，比特控制電路60中也是以多任務(wù)器64來將四種數(shù)據(jù)格式轉(zhuǎn)換所需的不同布線實現(xiàn)于同一比特控制電路60中。在比特控制電路60中，每個多任務(wù)器64對應(yīng)于一輸出單元，各多任務(wù)器64設(shè)有四個分別標示為0、1、2、3的輸入端，一用來接收一選擇信號CNTL的選擇端64C，以及一連接于對應(yīng)輸出單元的輸出端。選擇信號CNTL可以是兩比特的控制信號，用來控制各多任務(wù)器64要將哪一個輸入端的輸入比特傳輸至對應(yīng)的輸出單元。這樣一來，處理器32A只要控制選擇信號CNTL，就可以控制格式轉(zhuǎn)換電路42C要進行何種數(shù)據(jù)格式轉(zhuǎn)換。舉例來說，在圖2A、二B、二C及二D的數(shù)據(jù)格式轉(zhuǎn)換中，轉(zhuǎn)換后數(shù)據(jù)的比特B0分別等于待轉(zhuǎn)換數(shù)據(jù)中的比特A5、A0、A1及A0；比特B0輸出單元對應(yīng)的多任務(wù)器，其標示為0、1、2、3的輸入端，就分別用來接收比特A5、A0、A1、A0。以此類推，比特B6在圖2A至圖2D的四種數(shù)據(jù)格式轉(zhuǎn)換中，分別等于比特A0、A5、不輸出以及比特A6，所以比特A6輸出單元對應(yīng)多任務(wù)器64標示為0、1、2、3的輸入端，就分別用來接收比特A0、A5、地端GND及比特A6。通過選擇信號CNTL將多任務(wù)器64標示為0、1、2、3輸入端接收的輸入比特傳輸至對應(yīng)的輸出單元，就分別能實現(xiàn)圖2A至圖2D中的數(shù)據(jù)格式轉(zhuǎn)換了。至于比特控制電路60中的運算電路OP3，是用來實現(xiàn)圖2D中的邏輯運算OP；另外比特控制電路60也能接收轉(zhuǎn)換控制信號40中的控制比特C0、C1，以實現(xiàn)圖2B中的數(shù)據(jù)格式轉(zhuǎn)換。
在現(xiàn)有技術(shù)的數(shù)字通信系統(tǒng)中，是以微處理器依照指令集程序來進行傳輸率適配層的數(shù)據(jù)格式轉(zhuǎn)換。由于微處理器的基本指令無法直接描述數(shù)據(jù)格式轉(zhuǎn)換，必須要以繁復的步驟才能完成數(shù)據(jù)格式轉(zhuǎn)換，不僅要占用較多的處理器資源，也會耗費較多的時間，并使數(shù)據(jù)處理的效率降低，儲存指令集程序也要另外占用系統(tǒng)中的存儲空間。相較之下，本發(fā)明中則是以處理器負責數(shù)據(jù)緩沖，并特別另設(shè)一硬件的數(shù)據(jù)格式轉(zhuǎn)換電路，專門用來進行數(shù)據(jù)格式轉(zhuǎn)換。在以上的討論中，不論是格式轉(zhuǎn)換電路42A、42B或是42C，都能以比特控制電路中的布線來直接實現(xiàn)各種數(shù)據(jù)格式轉(zhuǎn)換，能對待轉(zhuǎn)換數(shù)據(jù)中的各個比特同步處理，在同一時鐘脈沖周期中就產(chǎn)生出轉(zhuǎn)換后數(shù)據(jù)的各個比特，大幅增加數(shù)據(jù)格式轉(zhuǎn)換的效率，也不會占用處理器資源，更不必儲存數(shù)據(jù)格式轉(zhuǎn)換的程序。根據(jù)相關(guān)數(shù)據(jù)顯示，本發(fā)明中的格式轉(zhuǎn)換電路能將數(shù)據(jù)格式轉(zhuǎn)換所耗用的時間大幅減少百分之九十，足以證明本發(fā)明優(yōu)于現(xiàn)有技術(shù)之處。請注意，為了討論的方便，數(shù)據(jù)格式轉(zhuǎn)換的四種型態(tài)是以圖2A至圖2D中所示為具體的例子，格式轉(zhuǎn)換電路42A至42C也是用來實現(xiàn)圖2A至二D中的數(shù)據(jù)格式轉(zhuǎn)換；但本發(fā)明的技術(shù)精神能普遍運用于各種不同的數(shù)據(jù)格式轉(zhuǎn)換，并不限于圖2A至圖2D中的例子。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求范圍所做的各種變化與修飾，都應(yīng)屬本發(fā)明專利所涵蓋的范圍。
權(quán)利要求
1.一種傳輸電路，用來以單比特時間第一個比特的傳輸率接收一輸入數(shù)據(jù)，并根據(jù)該輸入信號以單比特時間不同于該第一數(shù)量的第二個比特的傳輸率輸出一輸出數(shù)據(jù)；該傳輸電路包含有一處理器，用來控制該傳輸電路的運作，其中該處理器接收該輸入數(shù)據(jù)并對應(yīng)地產(chǎn)生一具有多個比特的第一數(shù)據(jù)；以及一格式轉(zhuǎn)換電路，電連接于該處理器，用來根據(jù)該第一數(shù)據(jù)產(chǎn)生一具有多個比特的第二數(shù)據(jù)，該格式轉(zhuǎn)換電路包含有多個輸入單元，各輸入單元用來接收該第一數(shù)據(jù)的一個比特；多個輸出單元，各輸出單元接收一比特后，將該比特輸出以作為該第二數(shù)據(jù)中的一比特以及一比特控制電路，電連于所述各輸入單元及所述各輸出單元之間，用來根據(jù)所述各輸入單元接收的比特產(chǎn)生所述以輸出單元傳輸?shù)谋忍?；其中該比特控制電路將一輸入單元接收的比特以不?jīng)過其它輸入單元及其它輸出單元的方式傳輸至一輸出單元，而在該輸入單元接收的比特與該第一數(shù)據(jù)的最高有效位之間的比特數(shù)目，以及該輸出單元傳輸?shù)谋忍嘏c該第二數(shù)據(jù)的最高有效位之間的比特數(shù)目，兩比特數(shù)目是實質(zhì)相異；而該處理器還根據(jù)該第二數(shù)據(jù)依序產(chǎn)生該輸出數(shù)據(jù)。
2.如權(quán)利要求1所述的傳輸電路，其中該處理器還將該第一數(shù)據(jù)或該第二數(shù)據(jù)緩沖處理，以根據(jù)該第二數(shù)據(jù)將該輸出數(shù)據(jù)以每比特時間第二數(shù)量個比特的傳輸率輸出。
3.如權(quán)利要求1所述的傳輸電路，其中該比特控制電路包含有一運算電路，電連于所述各輸入單元及所述各輸出單元之間，用來依照一預(yù)設(shè)的法則將所述各輸入單元接收的比特進行邏輯運算以產(chǎn)生所述各輸出單元傳輸?shù)谋忍亍?br> 4.如權(quán)利要求1所述的傳輸電路，其中該比特控制電路包含有一比特傳輸電路，用來將一預(yù)設(shè)比特的數(shù)據(jù)傳輸至一輸出單元。
5.如權(quán)利要求1所述的傳輸電路，其中該比特控制電路同時將兩個不同輸入單元接收的比特分別傳輸至兩個不同的輸出單元。
6.如權(quán)利要求1所述的傳輸電路，其還包含有一總線，連接于該處理器及該格式轉(zhuǎn)換電路之間，用來傳輸該處理器及該格式轉(zhuǎn)換電路間往來的數(shù)據(jù)。
7.一種實現(xiàn)數(shù)字通信系統(tǒng)中傳輸率適配層功能的電路，該電路接收具有一第一傳輸率的輸入數(shù)據(jù)、并依據(jù)該輸入數(shù)據(jù)輸出具有一第二傳輸率的輸出數(shù)據(jù)，該電路包含一處理器，用來控制該電路的運作，該處理器接收該輸入數(shù)據(jù)并對應(yīng)地產(chǎn)生一具有多個比特的第一數(shù)據(jù)；以及一格式轉(zhuǎn)換電路，電連接于該處理器，用來根據(jù)該第一數(shù)據(jù)以及來自該處理器之一的轉(zhuǎn)換控制信號，以形成一第二數(shù)據(jù)并回傳至該處理器；其中該處理器根據(jù)該第二數(shù)據(jù)以輸出該具有第二傳輸率的輸出信號。
8.如權(quán)利要求7所述的電路，其中該格式轉(zhuǎn)換電路包含有多個輸入單元，各輸入單元用來接收該第一數(shù)據(jù)的一個比特；多個輸出單元，各輸出單元接收一比特后，將該比特輸出以作為該第二數(shù)據(jù)中的一比特以及一比特控制電路，電連于所述各輸入單元及所述各輸出單元之間，用來根據(jù)所述各輸入單元接收的比特產(chǎn)生所述以輸出單元傳輸?shù)谋忍?；其中該比特控制電路將一輸入單元接收的比特以不?jīng)過其它輸入單元及其它輸出單元的方式傳輸至一輸出單元，而在該輸入單元接收的比特與該第一數(shù)據(jù)的最高有效位之間的比特數(shù)目，以及該輸出單元傳輸?shù)谋忍嘏c該第二數(shù)據(jù)的最高有效位之間的比特數(shù)目，兩比特數(shù)目是實質(zhì)相異的。
9.如權(quán)利要求7或8所述的電路，其中該處理器還將該第一數(shù)據(jù)或該第二數(shù)據(jù)緩沖處理，以根據(jù)該第二數(shù)據(jù)將該輸出數(shù)據(jù)以該第二傳輸率輸出。
10.如權(quán)利要求7或8所述的傳輸電路，其還包含有一總線，連接于該處理器及該格式轉(zhuǎn)換電路之間，用來傳輸該處理器及該格式轉(zhuǎn)換電路間往來的數(shù)據(jù)。
11.如權(quán)利要求8所述的電路，其中該比特控制電路包含有一運算電路，電連于所述各輸入單元及所述各輸出單元之間，用來依照一預(yù)設(shè)的法則將所述各輸入單元接收的比特進行邏輯運算以產(chǎn)生所述各輸出單元傳輸?shù)谋忍亍?br> 12.如權(quán)利要求8所述的電路，其中該比特控制電路包含有一比特傳輸電路，用來將一預(yù)設(shè)比特的數(shù)據(jù)傳輸至一輸出單元。
13.如權(quán)利要求8所述的電路，其中該比特控制電路同時將兩個不同輸入單元接收的比特分別傳輸至兩個不同的輸出單元。
全文摘要
本發(fā)明提供一種傳輸電路，用來實現(xiàn)數(shù)字通信系統(tǒng)中傳輸率適配層的功能；該傳輸電路包含有一處理器及一格式轉(zhuǎn)換電路。該處理器可調(diào)整數(shù)字通信系統(tǒng)的輸入和輸出數(shù)字信號的傳輸率，該格式轉(zhuǎn)換電路則用來格式化該傳輸電路的輸出入數(shù)字信號。其中該格式轉(zhuǎn)換電路包括有多個輸入單元及輸出單元，各輸入單元用來根據(jù)輸入數(shù)字信號接收一比特，各輸出單元用來傳輸一比特以形成數(shù)字輸出信號；而各輸入單元及輸出單元間是以電路直接電連接，以實現(xiàn)比特順序重組(reordering)、指令插入等數(shù)據(jù)格式轉(zhuǎn)換的功能。
文檔編號H04L29/06GK1486051SQ0213237
公開日2004年3月31日 申請日期2002年9月24日 優(yōu)先權(quán)日2002年9月24日
發(fā)明者林彥宇 申請人:聯(lián)發(fā)科技股份有限公司