專利名稱：具有畫面分割功能的圖像編碼器的制作方法
技術領域：
本實用新型涉及圖像通信和圖像的編碼，具體地說是一種用于圖像監(jiān)控、圖像傳輸和圖像存儲的圖像壓縮編碼設備。
背景技術：
圖像傳輸時，特別是在圖像監(jiān)控場合，常需要同時專輸多路圖像，如要用一臺編碼器實現(xiàn)多路圖像的同時傳輸，一般采用專門的畫面分割器，即將畫面分割后合成的模擬視頻信號送入圖像編碼器。該方法，先將數(shù)字化并畫面分割處理后的圖像數(shù)據轉換為模擬復合視頻信號，再由圖像編碼器進行視頻解碼和模數(shù)變換，這樣不但降低了圖像質量，也增加了成本和復雜程度。
技術內容為了解決圖像分割處理中的質量和成本問題，本實用新型提出了一種用于畫面分割改進的技術方案。
本實用新型提供的具有畫面分割功能的圖像編碼器，其特征在于它包括1)、一個多路視頻解碼和緩存電路，由視頻解碼芯片U1、緩沖存儲器的緩存芯片U2及存儲控制電路的可編程邏輯器件U3組成，用于采集多路視頻數(shù)據，并解碼輸出數(shù)字視頻信號，保存視頻信號數(shù)據，每路圖像信號對應一塊視頻解碼芯片U1和一塊緩沖存儲器的緩存芯片U2，其視頻解碼芯片U1的數(shù)字視頻輸出端接往緩存電路的數(shù)據輸入端口，將圖像分屏形成的數(shù)字信號直接接往圖像壓縮編碼電路的輸入端；存儲控制電路，由可編程邏輯器件U3和單片機芯片U4組成，它將視頻解碼電路的同步信號和時鐘信號，按畫面分割要求，對各緩沖存儲器進行寫入和讀出控制，形成CCIR601或CCIR656格式的數(shù)據流，實現(xiàn)圖像的分屏拼接，其可編程邏輯器件U3的緩存控制輸出腳與緩存電路的讀寫控制腳連接；單片機芯片U4控制端與視頻解碼芯片U1的輸入端SCL和SDA連接；2)、一個圖像壓縮編碼電路，主要由圖像壓縮編碼芯片U5和緩存芯片U6組成，對合成后的視頻數(shù)據流進行壓縮編碼，同時進行音頻信號的壓縮編碼，壓縮編碼芯片U5的輸入端的行同步信號VIHACT，場同步信號VS，時鐘信號VICLK和數(shù)字視頻數(shù)據VD0～VD7與可編程邏輯器件U3的行同步信號HSYN、場同步信號VSYN、時鐘信號CLKO和合成輸出的數(shù)字視頻數(shù)據輸出端相連接；3)、一個通信接口電路，它由通訊接口芯片U7可編程邏輯器件U8和單片機芯片U9組成，用于實現(xiàn)圖像、聲音、控制及其它信號的打包、復接及解復接和收發(fā)，其通信接口芯片U7的RDATA和TDATA端口與可編程邏輯器件U8的RDATA和TDATA端口連接，將串行圖像數(shù)據通過RXAA，TXAA和RXBB，TXBB進行遠程傳輸；單片機芯片U9的AD0～AD7連接通信接口芯片U8的AD0～AD7，對其進行參數(shù)設置；可編程邏輯器件U8的輸入端WD接自壓縮編碼芯片的同名端。
本實用新型的直接效果是它將圖像分割電路與數(shù)字圖像壓縮編碼電路有機地結合在一起，實現(xiàn)具有圖像分割功能的數(shù)字圖像編碼器；視頻解碼電路輸出的數(shù)字視頻信號，經過緩沖存儲器和存儲控制電路后形成一多畫面圖像組成的數(shù)據流，直接送圖像壓縮編碼電路進行編碼處理；采用雙端口的先進先出(FIFO)存儲器作緩沖存儲器，寫入畫面縮小后的數(shù)字圖像數(shù)據，并對FIFO的讀出信號和讀出允許進行控制，合成了一多畫面分割圖像數(shù)據。
本實用新型由于不采用模擬復合視頻信號而使用分屏和圖像編碼有機地組合在一起，分屏形成的數(shù)字信號直接輸入圖像壓縮編碼電路，使圖像清晰度有了明顯提高，改善了圖像質量，也相應地簡化了電路、降低了成本。


以下給出本實用新型的實施例附圖圖1是本實用新型的結構原理框圖。
圖2是本實用新型的視頻解碼電路和緩存電路原理圖原理圖。
圖3是存儲控制電路原理圖。
圖4是圖像壓縮編碼電路。
圖5是通信輸出接口電路。
圖6是通訊接口控制電路圖。
其中U1-視頻解碼芯片 U2-緩沖存儲器的緩存芯片U3-可編程邏輯器件 U4-單片機芯片 U5-壓縮編碼芯片U6-緩存芯片 U7-通訊輸出接口芯片U8-可編程邏輯器件 U9-單片機芯片具體實施方式
參見附圖。圖1給出了本實用新型實施例的原理框圖。圖中表示出n路視頻信號通道，經視頻解碼芯片1～n進行解碼并數(shù)字化后，將縮小后的圖像畫面數(shù)字視頻數(shù)據送入相應的n個緩沖存儲器1～n中，存儲控制電路根據視頻解碼芯片提供的輸出信號及分屏方式，產生緩沖存儲器的控制信號，使得n路緩沖存儲器輸出的數(shù)字視頻數(shù)據輪流送到數(shù)據總線，從而形成一分屏格式的數(shù)字圖像信號，經過圖像壓縮編碼電路進行圖像壓縮編碼，再經過通信接口電路進行遠程傳輸。
附圖2-6給出了典型九畫面分割的電路圖。各路視頻流輸入，經過畫面分割模塊，合成一由多畫面圖像組成的數(shù)據流。其中九路視頻信號的處理電路和信號連接方式是相同的，故圖中只畫出第1路視頻信號的處理電路?？删幊踢壿嬈骷3和單片機芯片U4為共用。同樣地，可以設置為四畫面分割或單畫面，并可通過存儲控制電路選取該顯示畫面。各圖中均標出了選用的連接端口。
圖2給出了一個多路視頻解碼和緩存電路，由視頻解碼芯片U1、存儲器及存儲控制電路組成，用于采集多路視頻數(shù)據，并可以將畫面縮小或放大，解碼輸出數(shù)字視頻信號，保存視頻信號數(shù)據，每路圖像信號對應一塊視頻解碼芯片U1(SAA7114)和一塊緩存芯片U2(AL422)，視頻解碼芯片U1(SAA7114)的數(shù)字視頻輸出端48，45，46，54～62腳與緩存芯片U2(AL422)的8，9，5，1～4與11～14腳相接，將圖像分屏形成的數(shù)字信號直接接往圖像壓縮編碼電路；視頻解碼芯片U1為Philips的SAA711x系列，也可采用有CCIR601或CCIR656格式數(shù)字視頻輸出的集成電路芯片(如或ADI、Conexant、NEC公司的產品)；緩沖存儲器由高速存儲器集成電路芯片(U2)組成(如SDRAM、FIFO、雙口RAM、場緩沖存儲器)，但采用FIFO型場緩存電路芯片AL422，有較簡單的控制電路。其輸出端接往緩存芯片U2的同名端VDO，可編程邏輯器件U3的RRSTI，OEI，REI。
圖3所示的存儲控制電路，用一片可編程邏輯器件U3(CPLD)(或者采用FPGA)和一片單片機芯片U4(AVR90S)實現(xiàn)，單片機接受來自通信接口的控制信號，再控制可編程邏輯器件U3工作，單片機也可用51系列、MIC系列，也可改用DSP(數(shù)字信號處理器)。單片機芯片U4的SCL和SDA與圖2視頻解碼芯片U1的輸入端SCL和SDA相接，實現(xiàn)對U1的控制。
由單片機將視頻解碼電路的同步信號和時鐘信號，按畫面分割要求，對各緩沖存儲器進行寫入和讀出控制，形成CCIR601或CCIR656格式的數(shù)據流，實現(xiàn)圖像的分屏拼接，其可編程邏輯器件U3讀使能RE1(143腳)，輸出使能OE1(144腳)，讀指針復位RRST1(145腳)與緩存芯片U2的RE1(24腳)，OE1(22腳)，RRST1(21腳)相連接。其輸出端口接往圖4壓縮編碼芯片U5的對應端。
圖4是圖像壓縮編碼電路。由壓縮編碼芯片U5和緩存芯片U6組成，緩存芯片U6(UPD4516161-TSOP)用作數(shù)據緩存，由圖3中的可編程邏輯器件U3(CPLD)的行同步信號HSYN(124腳、場同步信號VSYN(123腳)、時鐘信號CLKO(125腳)和合成輸出的數(shù)字視頻數(shù)據(D0～D7)與本圖壓縮編碼芯片U5(W99200F)的輸入端的行同步信號VIHACT(8腳)，場同步信號VS(4腳)，時鐘信號VICLK(12腳)和數(shù)字視頻數(shù)據VD0～VD7(20～13腳)相連接。壓縮編碼芯片U5(W99200F)輸出的數(shù)字視頻數(shù)據WD0～WD7(55～63腳)連接到圖6可編程邏輯器件U8(CPLD)的WD0～WD7(11～3腳)，將其壓縮好的圖像數(shù)據進行并串轉換。圖像編碼采用MPEG2，4CIF以上分辨率，或者采用高分辨率H.263和MPEG4。
圖5是通訊輸出接口電路，由通訊輸出接口芯片U7組成。由圖6的可編程邏輯器件U8的RDATA和TDATA端口(15和12腳)連接到E1通信接口芯片U7(DS2154)的RDATA和TDATA端口(85和50腳)，然后通信接口芯片U7將串行圖像數(shù)據通過RXAA，TXAA和RXBE，TXBB進行遠程傳輸。
圖6是通訊接口控制電路，由可編程邏輯器件U8和單片機芯片U9所組成。單片機芯片U9(AVR90S)的AD0～AD7(39～32腳)連接到圖5中E1通信接口芯片U8(DS2154)的AD0～AD7(56～65腳)，對通信接口芯片U8(DS2154)進行參數(shù)設置。
本裝置的動態(tài)工作過程進一步說明如下1)、視頻信號流從頻解碼芯片U1的模擬視頻輸入端口VDI輸入，單片機芯片U4通過I2C總線(由IO引腳仿真形成的數(shù)據線SDA和時鐘線SCL組成)設置視頻解碼芯片U1，同時可以用來實現(xiàn)畫面的放大或縮小。在九畫面分割的狀態(tài)下，需要通過設置視頻解碼芯片U1的相關寄存器，將每路視頻的畫面縮小到原畫面到1/9，即在垂直和水平方向上均為原畫面的1/3。在四畫面分割的狀態(tài)下，在垂直方向上可通過只取一場數(shù)據(如奇數(shù)場)的方式縮小到原畫面的1/2，在水平方向上是通過設置視頻解碼芯片U1的方式縮小到原畫面的1/2。單片機芯片U4通過輸出端口PA0～7，將所需要執(zhí)行的命令發(fā)送給可編程邏輯器件U3，使得可編程邏輯器件CPLD能控制緩沖存貯器U2實現(xiàn)所需要的畫面分割。單片機芯片U4可以通過串行或并行接口方式與通信接口電路相連接，以接收通信接口電路收到的來自信道的控制命令，再通過控制視頻解碼芯片U1和可編程邏輯器件U3實現(xiàn)畫面分割。
2)、各路視頻信號經視頻解碼芯片U1模數(shù)轉換、視頻解碼及縮放處理后，直接送緩沖存貯器U2。視頻解碼芯片的8位數(shù)字視頻輸出信號直接與緩沖存貯器U2的8位數(shù)據輸入信號相連，視頻解碼芯片的輸出時鐘ICLK直接用作緩沖存貯器(U2)的寫入時鐘WCLK，視頻解碼芯片輸出的數(shù)據有效指示信號IDQ作為緩沖存貯器(U2)的寫使能信號/WE；視頻解碼芯片輸出的場同步信號VSYNCN直接用作緩沖存貯器(U2)的指針復位信號/WRST，也即只允許奇場圖像(也可用偶數(shù)場)數(shù)據寫入緩沖存貯器(U2)。這樣，來自每一路視頻解碼芯片的奇數(shù)場數(shù)據被完全寫入到相應的緩沖存貯器(U2)。
3)、由緩存芯片U2的輸出數(shù)字視頻數(shù)據(D0～D7)是在可編程邏輯器件U3的控制下以總線方式分時輸出的，從而實現(xiàn)了各畫面的拼接。各緩存芯片U2中的數(shù)據讀取時鐘RCLK均采用第一路視頻解碼芯片U1的時鐘CLK，保證各路數(shù)據的同步讀出，形成正確的畫面分割后的視頻數(shù)據流?？删幊踢壿嬈骷3根據時鐘形成行同步HSYN和場同步VSYN信號，并根據當前在圖像中的位置控制各緩沖存貯器(U2)的讀使能/RE和輸出使能/OE，使輸出數(shù)據符合CCIR601或CCIR656格式，即滿足圖像編碼模塊的接口要求。所形成的行同步信號HSYN、場同步信號VSYN及時鐘信號CLKO直接與圖像編碼模塊中的編碼芯片(這里以W99200F為例)的行、場同步及時鐘輸入腳相連?？删幊踢壿嬈骷3產生后路緩沖存貯器(U2)的共用讀出復位信號/RRST，使讀出指針每場復位一次。行同步信號HSYN、場同步信號VSYN、讀出復位信號/RRST在可編程邏輯器件CPLD中可利用計數(shù)器產生。
4)、最后，由通信接口部分完成遠程通訊?？筛鶕唧w要求可以采用10/100Mbps以太網、ISDN、E1或E2通信方式。
四畫面分割的工作方式基本與九畫面相同，差別只在于可編程邏輯器件CPLD僅允許4路被選中的視頻信號對應的緩沖存貯器AL422有信號輸出，其它5路的緩沖存貯器AL422的輸出不被允許。
權利要求1.一種具有畫面分割功能的圖像編碼器，其特征在于它包括1)、一個多路視頻解碼和緩存電路，由視頻解碼芯片U1、存儲器及存儲控制電路組成，用于采集多路視頻數(shù)據，并解碼輸出數(shù)字視頻信號，保存視頻信號數(shù)據，每路圖像信號對應一塊視頻解碼芯片U1和一塊緩沖存儲器的緩存芯片U2，其視頻解碼芯片U1的數(shù)字視頻輸出端接往緩存電路的數(shù)據輸入端口，將圖像分屏形成的數(shù)字信號直接接往圖像壓縮編碼電路的輸入端；存儲控制電路，由可編程邏輯器件U3和單片機芯片U4組成，它將視頻解碼電路的同步信號和時鐘信號，按畫面分割要求，對各緩沖存儲器進行寫入和讀出控制，形成CCIR601或CCIR656格式的數(shù)據流，實現(xiàn)圖像的分屏拼接，其可編程邏輯器件U3的緩存控制輸出腳與緩存電路的讀寫控制腳連接；單片機芯片U4的控制端與視頻解碼芯片U1的輸入端SCL和SDA相連接；2)、一個圖像壓縮編碼電路，主要由圖像壓縮編碼芯片U5和緩存芯片U6組成，對合成后的視頻數(shù)據流進行壓縮編碼，同時進行音頻信號的壓縮編碼，壓縮編碼芯片U5的輸入端的行同步信號VIHACT，場同步信號VS，時鐘信號VICLK和數(shù)字視頻數(shù)據VD0～VD7與可編程邏輯器件U3的行同步信號HSYN、場同步信號VSYN、時鐘信號CLKO和合成輸出的數(shù)字視頻數(shù)據輸出端相連接；3)、一個通信接口電路，它由通訊接口芯片U7可編程邏輯器件U8和單片機芯片U9組成，用于實現(xiàn)圖像、聲音、控制及其它信號的打包、復接及解復接和收發(fā)，其通信接口芯片U7的RDATA和TDATA端口與可編程邏輯器件U8的RDATA和TDATA端口連接，將串行圖像數(shù)據通過RXAA，TXAA和RXBB，TXBB進行遠程傳輸；單片機芯片U9的AD0～AD7連接通信接口芯片U8的AD0～AD7，對其進行參數(shù)設置；可編程邏輯器件U8的輸入端WD接自壓縮編碼芯片的同名端。
專利摘要本實用新型涉及圖像通信和圖像的編碼。它包括一個多路視頻解碼和緩存電路,一個圖像壓縮編碼電路合一個通信接口電路。它設有n路視頻信號通道,經視頻解碼芯片1～n進行解碼并數(shù)字化后,將縮小后的圖像畫面數(shù)字視頻數(shù)據送入相應的n個緩沖存儲器1～n中,存儲控制電路根據視頻解碼芯片提供的輸出信號及分屏方式,產生緩沖存儲器的控制信號,使得n路緩沖存儲器輸出的數(shù)字視頻數(shù)據輪流送到數(shù)據總線,從而形成一分屏格式的數(shù)字圖像信號,經過圖像壓縮編碼電路進行圖像壓縮編碼,再經過通信接口電路進行遠程傳輸。它有效實現(xiàn)了技術改進,并適用于圖像編碼和傳輸。
文檔編號H04N5/14GK2509797SQ0126557
公開日2002年9月4日 申請日期2001年9月29日 優(yōu)先權日2001年9月29日
發(fā)明者張健, 唐慧明, 韓草銘, 姚亞群, 崔奇凡 申請人:張健, 唐慧明, 韓草銘