一種快速穩(wěn)定鎖定的pll的制作方法
【專利摘要】本發(fā)明公開了一種快速穩(wěn)定鎖定的PLL，包括鑒相器、脈寬檢測電路、電荷泵、壓控振蕩器以及分頻器，鑒相器的輸入端接輸入時鐘和來自于分頻器的反饋時鐘，鑒相器的輸出端輸出up信號和dn信號，并通過脈寬檢測電路與電荷泵的控制端相連，電荷泵輸出壓控振蕩器的壓控電壓vcon，壓控振蕩器輸出輸出時鐘，并反饋給分頻器。本發(fā)明脈寬檢測電路檢測up和dn的脈寬，當脈寬達到固定延遲值時，P0晶體管和N0晶體管導通，充放電電流I＝I1+I2，充放電速度很快，保證了PLL的鎖定速度很快。隨著vcon的上升，反饋時鐘和輸入時鐘的相位差減小。當鑒相器的輸出up和dn的脈寬小于固定延遲值時，P0晶體管和N0晶體管關閉，充放電電流I＝I1，充放電速度變慢，保證了vcon上的過沖電壓很小。
【專利說明】
一種快速穩(wěn)定鎖定的PLL
【技術領域】
[0001 ]本發(fā)明涉及一種快速穩(wěn)定鎖定的PLL。
【【背景技術】】
[0002]PLL由鑒相器、電荷栗、壓控振蕩器、和分頻器組成。輸入時鐘和反饋時鐘輸入到鑒相器，鑒相器比較兩個時鐘的相位，輸出up和dn信號來控制電荷栗的充放電電流，電荷栗的充放電電流決定壓控振蕩器的控制電壓vcon ο壓控振蕩器的輸出時鐘頻率由壓控電Svcon決定。分頻器的分頻倍數(shù)決定了輸出時鐘頻率和輸入時鐘頻率的倍數(shù)。通常來說，上電后，電荷栗對電容Cp充電，讓vcon達到工作頻率需要的電壓。PLL鎖定以后，反饋時鐘的頻率和相位與輸入時鐘的頻率和相位一致。
[0003]如圖2所示，充放電電流1 = 11，如果I太大，則vcon上的過沖電壓太大，導致輸出時鐘的抖動太大。
[0004]如圖3所示，如果I太小，則vcon上的過沖電壓很小，但鎖定時間會很長。
【
【發(fā)明內(nèi)容】
】
[0005]本發(fā)明的目的在于克服上述現(xiàn)有技術的缺點，提供一種快速穩(wěn)定鎖定的PLL。
[0006]為達到上述目的，本發(fā)明采用以下技術方案予以實現(xiàn):
[0007]一種快速穩(wěn)定鎖定的PLL，包括鑒相器、脈寬檢測電路、電荷栗、壓控振蕩器以及分頻器，鑒相器的輸入端接輸入時鐘和來自于分頻器的反饋時鐘，鑒相器的輸出端輸出up信號和dn信號，并通過脈寬檢測電路與電荷栗的控制端相連，電荷栗輸出壓控振蕩器的壓控電壓vcon，壓控振蕩器輸出輸出時鐘，并反饋給分頻器。
[0008]本發(fā)明進一步的改進在于:
[0009 ]所述脈寬檢測電路的輸入端接up信號和dn信號，輸出端輸出en_n信號和eη信號，en_n信號接MOS管PO的柵極，en信號接MOS管NO的柵極。
[0010]所述電荷栗包括四個漏極和源極依次串聯(lián)的MOS管，其中第一 MOS管的漏極接VDD，第四MOS管的源極接地，第二 MOS管的源極和第三MOS管的漏極之間輸出壓控電壓vcon;第二MOS管和第三MOS管的柵極分別接鑒相器的up信號和dn信號。
[0011 ]所述MOS管PO的漏極接VDD，源極接第一 MOS管的源極;MOS管NO的漏極接第四MOS管的漏極，源極接地。
[0012]與現(xiàn)有技術相比，本發(fā)明具有以下有益效果:
[0013]本發(fā)明鑒相器的輸出up和dn是一對相互反相的脈沖信號，脈沖的寬度表不輸入時鐘和反饋時鐘的相位差。脈沖寬度大，表示輸入時鐘和反饋時鐘的相位差大，脈沖寬度小，表示輸入時鐘和反饋時鐘的相位差小。脈寬檢測電路檢測up和dn的脈寬，當脈寬達到固定延遲值時，en= I，en_n = 0，P0晶體管和NO晶體管導通，充放電電流I = 11+12，充放電速度很快，保證了 PLL的鎖定速度很快。隨著vcon的上升，反饋時鐘和輸入時鐘的相位差減小。當鑒相器的輸出up和dn的脈寬小于固定延遲值時，en = O，en_n = I，PO晶體管和NO晶體管關閉， 充放電電流I = 11，充放電速度變慢，保證了 vcon上的過沖電壓很小。
【【附圖說明】】
[0014]圖1為普通結構的PLL結構圖；
[0015]圖2為的普通結構的PLL在vcon上產(chǎn)生較大過沖圖；
[0016]圖3為的普通結構的PLL需較長鎖定時間圖；
[0017]圖4為的快速穩(wěn)定鎖定的PLL結構圖；
[0018]圖5為的本發(fā)明的PLL鎖定時間和過沖圖；
[0019]圖6為的脈寬檢測電路圖；
[0020]圖7為的脈寬小于固定延遲時脈寬檢測電路工作圖；
[0021 ]圖8為的脈寬大于固定延遲時脈寬檢測電路工作圖。
【【具體實施方式】】
[0022]下面結合附圖對本發(fā)明做進一步詳細描述:
[0023]參見圖4，本發(fā)明包括鑒相器、脈寬監(jiān)測電路、電荷栗、壓控振蕩器以及分頻器，鑒相器的輸入端接輸入時鐘和來自于分頻器的反饋時鐘，鑒相器的輸出端輸出up信號和dn信號，并通過脈寬監(jiān)測電路與電荷栗的控制端相連，電荷栗輸出壓控振蕩器的壓控電壓vcon，壓控振蕩器輸出輸出時鐘，并反饋給分頻器。電荷栗包括四個漏極和源極依次串聯(lián)的MOS管，其中第一 MOS管的漏極接VDD，第四MOS管的源極接地，第二 MOS管的源極和第三MOS管的漏極之間輸出壓控電壓vcon;第二 MOS管和第三MOS管的柵極分別接鑒相器的up信號和dn信號。脈寬監(jiān)測電路的輸入端接up信號和dn信號，輸出端輸出en_r^.號和en信號，en_r^.號接MOS管PO的柵極，en信號接MOS管NO的柵極JOS管PO的漏極接VDD，源極接第一 MOS管的源極；MOS管NO的漏極接第四MOS管的漏極，源極接地。
[0024]本發(fā)明的原理:
[0025]如圖5所不，本發(fā)明鑒相器輸出up和dn是一對相互反相的脈沖信號，脈沖的寬度表示輸入時鐘和反饋時鐘的相位差。脈沖寬度大，表示輸入時鐘和反饋時鐘的相位差大，脈沖寬度小，表示輸入時鐘和反饋時鐘的相位差小。脈寬檢測電路檢測up和dn的脈寬，當脈寬達到固定延遲值時，en = I，en_n = O，PO晶體管和NO晶體管導通，充放電電流I = 11+12，充放電速度很快，保證了 PLL的鎖定速度很快。隨著vcon的上升，反饋時鐘和輸入時鐘的相位差減小。當鑒相器的輸出up和dn的脈寬小于固定延遲值時，en = O，en_n = I，PO晶體管和NO晶體管關閉，充放電電流I = 11，充放電速度變慢，保證了 vcon上的過沖電壓很小。
[0026]如圖6所示，脈沖寬度檢測電路實例:鑒相器的輸出up輸入到鎖存器的數(shù)據(jù)端和固定延遲電路，經(jīng)過固定延遲電路后產(chǎn)生up延遲信號輸入到鎖存器的時鐘端，鎖存器的輸出為en信號，該鎖存器為上升沿采樣鎖存器。鑒相器的輸出dn輸入到鎖存器的數(shù)據(jù)端和固定延遲電路，經(jīng)過固定延遲電路后產(chǎn)生dn延遲信號輸入到鎖存器的時鐘端，鎖存器的輸出為en_n信號，該鎖存器為下降沿采樣鎖存器。
[0027]如圖7，up的正脈沖寬度且dn的負脈沖寬度小于固定延遲值時:en = 0，en_n = l
[0028]如圖8，up的正脈沖寬度且dn的負脈沖寬度大于固定延遲值時:en = l，en_n = 0
[0029]固定延遲值可調(diào)，且為300ps左右比較合適。
[0030]以上內(nèi)容僅為說明本發(fā)明的技術思想，不能以此限定本發(fā)明的保護范圍，凡是按照本發(fā)明提出的技術思想，在技術方案基礎上所做的任何改動，均落入本發(fā)明權利要求書的保護范圍之內(nèi)。
【主權項】
1.一種快速穩(wěn)定鎖定的PLL，其特征在于，包括鑒相器、脈寬檢測電路、電荷栗、壓控振蕩器以及分頻器，鑒相器的輸入端接輸入時鐘和來自于分頻器的反饋時鐘，鑒相器的輸出端輸出up信號和dn信號，并通過脈寬檢測電路與電荷栗的控制端相連，電荷栗輸出壓控振蕩器的壓控電壓vcon，壓控振蕩器輸出輸出時鐘，并反饋給分頻器。2.根據(jù)權利要求1所述的快速穩(wěn)定鎖定的PLL，其特征在于，所述脈寬檢測電路的輸入端接up信號和dn信號，輸出端輸出en_n信號和en信號，en_n信號接MOS管PO的柵極，en信號接MOS管NO的柵極。3.根據(jù)權利要求2所述的快速穩(wěn)定鎖定的PLL，其特征在于，所述電荷栗包括四個漏極和源極依次串聯(lián)的MOS管，其中第一 MOS管的漏極接VDD，第四MOS管的源極接地，第二 MOS管的源極和第三MOS管的漏極之間輸出壓控電壓vcon;第二 MOS管和第三MOS管的柵極分別接鑒相器的up信號和dn信號。4.根據(jù)權利要求3所述的快速穩(wěn)定鎖定的PLL，其特征在于，所述MOS管PO的漏極接VDD，源極接第一 MOS管的源極;MOS管NO的漏極接第四MOS管的漏極，源極接地。
【文檔編號】H03L7/18GK106067813SQ201610566180
【公開日】2016年11月2日
【申請日】2016年7月18日
【發(fā)明人】劉成
【申請人】西安紫光國芯半導體有限公司