專利名稱：一種工作可靠的時鐘鑒相邏輯電路的制作方法
技術領域：
本發(fā)明涉及一種脈沖數(shù)字邏輯電路，確切地說，涉及一種工作快速、可靠的時鐘鑒相的邏輯電路，其鑒相的頻率在20MHz以下，推薦值為1KH或8KHz。屬于基本電子電路中的脈沖技術領域。
現(xiàn)在的數(shù)字電路設計中可編程邏輯芯片得到了大量應用，對一個設計而言，時鐘往往是影響數(shù)字電路設計好壞的一個至關重要的方面。在很多場合需要用到時鐘鎖相，而鎖相環(huán)路是一個相位負反饋的閉合電路，其是由三個基本部件組成，即鑒相器、環(huán)路濾波器和壓控振蕩器。這里涉及到一個鑒相的問題。鑒相，實際上是將輸入信號和壓控振蕩器輸出信號的瞬時相位進行比較，產(chǎn)生一個與兩信號相應的誤差電壓，該誤差電壓通過環(huán)路濾波器之后，加到壓控振蕩器上，調(diào)整壓控振蕩器的頻率和相位，可以減小輸入信號和輸出信號之間的頻差和相差，從而在鎖相環(huán)路中完成相位差到電壓的變換作用。對于時鐘鑒相，目前有兩種使用較普遍的方案可供選擇，即用專用芯片或用邏輯電路實現(xiàn)。用專用芯片來鑒相的方法，只要將需鑒相的時鐘引入專用芯片的輸入腳，在該芯片輸出端即可得到所需的相差及相位的超前落后關系，其優(yōu)點是性能優(yōu)良，鑒相速度很快；但往往很占電路板空間，而且也不經(jīng)濟。用邏輯電路鑒相，無需專門占用電路板空間，因為目前的數(shù)字電路設計中大量用到了可編程邏輯芯片，它是將需要鑒相的時鐘引入可編程邏輯中，利用邏輯電路來得到相差值，這種方法往往不是很可靠，而且也不知道相位超前與落后的關系，需要再進行假設判斷，大大影響鎖相的速度。
本發(fā)明的目的是提供一種工作可靠的時鐘鑒相邏輯電路，其結合上述目前比較普遍使用的兩種方案的優(yōu)點，使開發(fā)人員能夠既節(jié)省空間，又很經(jīng)濟，而且還十分可靠地實現(xiàn)時鐘鑒相。
本發(fā)明的目的是這樣實現(xiàn)的其是由四個D觸發(fā)器、一個二選一選擇器和兩個反相器構成的，其特征在于上述各個器件的連接關系是這樣的
第一D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信號CLK1，其清零端與一個反相器的輸出端相連接，該反相器的輸入端與來自外界需要鑒相的第二時鐘信號CLK2相連接，其狀態(tài)輸出端分別接至第三D觸發(fā)器的狀態(tài)輸入端和選擇器的一個輸入端；第二D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信號CLK2，其清零端與另一個反相器的輸出端相連接，該反相器的輸入端則與來自外界需要鑒相的第一時鐘信號CLK1相連接，其狀態(tài)輸出端分別接至第四D觸發(fā)器的狀態(tài)輸入端和選擇器的另一個輸入端，上述第一D觸發(fā)器和第二D觸發(fā)器的狀態(tài)輸入端都與Vcc相連接；第三D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信號CLK2，其狀態(tài)輸出端則接至上述選擇器的選擇輸入端，同時，又作為本電路的時鐘相位超前標志信號的輸出端；第四D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信CLK1，其狀態(tài)輸出端則作為本電路的時針相位滯后標志信號的輸出端；選擇器，其輸出端是本電路的時鐘相差信號的輸出端。
其適用的鑒相時鐘頻率應不大于20MHz。
其適用的最佳鑒相時鐘頻率為1KHz或8KHz。
本發(fā)明的特點是該時鐘鑒相邏輯電路結合了目前專用芯片和邏輯電路兩種鑒相方法的優(yōu)點，采用數(shù)字電路對時鐘進行鑒相。其電路結構非常簡單，主要由1個二選1選擇器、4個D觸發(fā)器和2個非門所組成，既節(jié)省電路板空間，又工作穩(wěn)定可靠，鎖相速度快；尤其是可以直接得到時鐘相位的超前和滯后關系，這是傳統(tǒng)的邏輯鑒相電路所沒有的。傳統(tǒng)做法往往是得到兩個信號的相差后，再由軟件來假設兩者相位的超前與落后的關系，并通過該軟件程序的運行來檢驗該假設的準確性；如果結果不對，則取與該假設相反的結果。這樣，傳統(tǒng)的鎖相過程與本鑒相電路來比較，相對就比較慢。所以，本發(fā)明具有很好的應用前景。
下面結合附圖和實施例詳細介紹本發(fā)明的電路結構組成、特征和效果

圖1是本發(fā)明的電路結構原理圖。
圖2是本發(fā)明的電路結構中時鐘信號相位超前的時序波形圖。
圖3是本發(fā)明的電路結構中時鐘信號相位滯后的時序波形圖參見圖1，圖中CLK1、CLK2分別為需要鑒相的兩個1K的時鐘信號；EN即為本發(fā)明時鐘鑒相邏輯電路輸出的相差信號；Label up、Label dn為本發(fā)明時鐘鑒相邏輯電路輸出的相位時鐘的相位超前標志和相位滯后標志。
本發(fā)明的電路結構非常簡單，主要是由一個二選1選擇器5、四個D觸發(fā)器1、2、3、4和2個反相器構成。其中電路的連接關系是這樣的第一D觸發(fā)器1，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信號CLK1，其清零端與一個反相器的輸出端相連接，該反相器的輸入端與來自外界需要鑒相的第二時鐘信號CLK2相連接，其狀態(tài)輸出端分別接至第三D觸發(fā)器3的狀態(tài)輸入端和選擇器5的一個輸入端；第二D觸發(fā)器2，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信CLK2，其清零端與另一個反相器的輸出端相連接，該反相器的輸入端則與來自外界需要鑒相的第一時鐘信號CLK1相連接，其狀態(tài)輸出端分別接至第四D觸發(fā)器4的狀態(tài)輸入端和選擇器5的另一個輸入端，上述第一D觸發(fā)器1和第二D觸發(fā)器2的狀態(tài)輸入端都與Vcc相連接；第三D觸發(fā)器3，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信CLK2，其狀態(tài)輸出端則接至上述選擇器5的選擇輸入端，同時，又作為本電路的時針相位超前標志信號的輸出端Label up；第四D觸發(fā)器4，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信CLK1，其狀態(tài)輸出端則作為本電路的時針相位滯后標志信號的輸出端Label dn；選擇器5，其輸出端是本電路的時鐘相差信號的輸出端EN。
參見圖2、圖3，本發(fā)明的電路具體運行過程是這樣的(1)如果CLK1的1k時鐘信號相位超前，則當CLK1的上升沿到來時，第一D觸發(fā)器1輸出端A點為高電平，而當CLK2的1k時鐘信號高電平到來時，第一D觸發(fā)器1要清零，又將其輸出端A點置成低電平，所以，由A點可得到兩個1K時鐘信號的相差信號。因為第二D觸發(fā)器2的輸入時鐘CLK2上升沿到來時，該觸發(fā)器正處于CLK1信號對其清零端有效時段。所以，第二D觸發(fā)器2輸出端B點則為低電平。這兩個輸出端A、B點的電平信號又分別被送到選擇器5的兩個輸入端，同時，第一D觸發(fā)器1的狀態(tài)輸出端又接至第三D觸發(fā)器3的狀態(tài)輸入端，使第三D觸發(fā)器3的輸出端D點一直為高電平，該D點高電平又被接至選擇器5的選擇輸入端，使選擇器5輸出對應的相差信號是A點信號；而第四D觸發(fā)器4的輸出端E點一直為低電平。此時本發(fā)明電路的兩個時鐘相位超前標志和滯后標志的輸出端Label dn、Label up的電平信號則分別為“0”、“1”。
(2)如果CLK1的1k時鐘信號相位滯后，則同樣可分析出在圖1中第二D觸發(fā)器2輸出端的B點可得到兩個1K時鐘信號的相差信號，在此不再贅述。此時第一D觸發(fā)器1輸出端A點為低電平。第四D觸發(fā)器4輸出端E點則一直為高電平，而第三D觸發(fā)器3輸出端D點一直為低電平，這樣選擇器5輸出對應的相差信號是B點信號；本發(fā)明電路的兩個時鐘相位超前標志和滯后標志的輸出端Label dn、Label up的電平信號則分別為“1”、“0”。
總之，本發(fā)明從輸出端EN輸出的是與兩個時鐘信號相對應的相差信號，同時，數(shù)據(jù)線只要通過采集Label dn、label up所形成的二進制編碼就可得到對應的相位超前與滯后的關系。
權利要求
1.一種工作可靠的時鐘鑒相邏輯電路，是由四個D觸發(fā)器、一個二選一選擇器和兩個反相器構成的，其特征在于上述各個器件的連接關系是這樣的第一D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信號(CLK1)，其清零端與一個反相器的輸出端相連接，該反相器的輸入端與來自外界需要鑒相的第二時鐘信號(CLK2)相連接，其狀態(tài)輸出端分別接至第三D觸發(fā)器的狀態(tài)輸入端和選擇器的一個輸入端；第二D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信號(CLK2)，其清零端與另一個反相器的輸出端相連接，該反相器的輸入端則與來自外界需要鑒相的第一時鐘信號(CLK1)相連接，其狀態(tài)輸出端分別接至第四D觸發(fā)器的狀態(tài)輸入端和選擇器的另一個輸入端，上述第一D觸發(fā)器和第二D觸發(fā)器的狀態(tài)輸入端都與Vcc相連接；第三D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第二時鐘信號(CLK2)，其狀態(tài)輸出端則接至上述選擇器的選擇輸入端，同時，又作為本電路的時鐘相位超前標志信號的輸出端；第四D觸發(fā)器，其時鐘輸入端接收來自外界需要鑒相的第一時鐘信號(CLK1)，其狀態(tài)輸出端則作為本電路的時針相位滯后標志信號的輸出端；選擇器，其輸出端是本電路的時鐘相差信號的輸出端。
2.如權利要求1所述的工作可靠的時鐘鑒相邏輯電路，其特征在于其適用的鑒相時鐘頻率應不大于20MHz。
3.如權利要求1所述的工作可靠的時鐘鑒相邏輯電路，其特征在于其適用的最佳鑒相時鐘頻率為1KHz或8KHz。
全文摘要
一種工作可靠的時鐘鑒相邏輯電路,是由四個D觸發(fā)器、一個二選一選擇器和兩個反相器構成的,其中第一D觸發(fā)器和第二D觸發(fā)器的時鐘輸入端分別接收來自外界需要鑒相的第一時鐘信號和第二時鐘信號,其輸出端有時鐘相差信號、時鐘相位超前標志信號和滯后標志信號。該電路結構非常簡單,既節(jié)省電路板空間,又工作穩(wěn)定可靠,鎖相速度快;尤其是可以直接得到時鐘相位的超前和滯后關系,具有很好的應用前景。
文檔編號H03L7/085GK1298227SQ9912509
公開日2001年6月6日 申請日期1999年11月26日 優(yōu)先權日1999年11月26日
發(fā)明者李君瑛 申請人:深圳市華為技術有限公司