專利名稱：互補(bǔ)金屬氧化物半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及一種適合于移動裝置的互補(bǔ)金屬氧化物(CMOS)半導(dǎo)體器件，而更具體地涉及一種互補(bǔ)金屬氧化物半導(dǎo)體器件，其中即使構(gòu)成互補(bǔ)MOS邏輯電路的場效應(yīng)晶體管的柵絕緣膜被制成厚度小于2.5nm，其在非工作狀態(tài)下的能量消耗會被大大地降低。
近年來，對移動裝置的需求正在增加。對移動裝置首先想到的是室外使用的個人計(jì)算機(jī)、便攜帶電話等類似物，并用電池向移動裝置提供電源。為此，在移動裝置中，降低工作狀態(tài)及非工作狀態(tài)下的能耗是非常重要的。另外，至于用于移動裝置中半導(dǎo)體器件，尤其是互補(bǔ)MOS半導(dǎo)體器件是很有效的，這是因?yàn)榛パa(bǔ)MOS半導(dǎo)體器件在非工作狀態(tài)下具有較低的能耗。
然而，如果為了增加半導(dǎo)體器件的電路運(yùn)行速度而降低MOSFET的閾值電壓，由于在非工作狀態(tài)下流動的電流(此后為簡單起見，簡稱為“備用電流”)上升從而在非工作狀態(tài)下的能耗增高。圖4為安裝在傳統(tǒng)互補(bǔ)MOS半導(dǎo)體器件中的電路結(jié)構(gòu)的電路圖。傳統(tǒng)的互補(bǔ)MOS半導(dǎo)體器件在其中裝有兩級反相器INV11及INV12。反相器INV11包括P溝道MOSFETP11及n溝道MOSFET N11，而反相器INV12包括P溝道MOSFET P12及n溝道MOSFETN12。這些MOSFETP11、P12、N11、N12中的每一個都具有低閾值的低閾值電壓MOSFET。
在如此構(gòu)成的傳統(tǒng)互補(bǔ)MOS半導(dǎo)體器件中，當(dāng)輸入到輸入端IN11的信號被保持在低電平時，其中輸入端IN11同時與設(shè)置在反相器INV11中的P溝道MOSFET P11的柵極及n溝道MOSFET N11的柵極相連，P溝道MOSFET P11處于導(dǎo)通狀態(tài)，同時n溝道MOSFET N11處于非導(dǎo)通狀態(tài)。在此情況下，輸入到反相器INV12的信號被保持在高電平，從而P溝道MOSFET P12變?yōu)榉菍?dǎo)通狀態(tài)，同時n溝道MOSFET N12變?yōu)閷?dǎo)通狀態(tài)。然后，處于低電平的信號通過輸出端OUT11輸出，而其中輸出端OUT11同時與P溝道MOSFET P12的漏極及n溝道MOSFET N12的漏極相連。此時，雖然在反相器INV11中，n溝道MOSFET N11處于非導(dǎo)通狀態(tài)，而實(shí)際上，會流過大量的備用電流，這是因?yàn)镸OSFET為低閾值電壓型。為此，使得對應(yīng)于此備用電流的直通電流21流過從電源線L11到地線(GND)L12的路徑。另外，在反相器INV12中，使對應(yīng)于P溝道MOSFET P12的備用電流的直通電流流過從電源線L11到GND線L12的路徑。這些直通電流21及22結(jié)果導(dǎo)致在非工作狀態(tài)下的能耗增大。
下面對設(shè)計(jì)用來克服上述不足的電路進(jìn)行描述(參見日本專利申請平6-29834)。在此公報中描述的電路以圖4中所示的邏輯電路為基礎(chǔ)，且在其中設(shè)置了用于將電源線及GND線與邏輯電路隔離的裝置。圖5為在日本專利申請平6-29834中描述的電路結(jié)構(gòu)示意圖。在此結(jié)構(gòu)中，在圖5所示的電路中，用相同的標(biāo)號表示與圖4中的邏輯電路相類似的部分，在這里為簡化起見省略了對其的詳細(xì)描述。在日本專利申請平-6-29834中描述的電路中，P溝道的MOSFET P13被作為電源電路S11跨接到電源線L13及偽電源線V11，同樣n溝道MOSFET N13被提供作為電源電路SR跨接到GND線L14及偽GND線V12。P溝道MOSFET P13及n溝道MOSFET N13都為具有高閾值的高閾值電壓P溝道MOSFET。P溝道MOSFET P13的柵極通過反相器INV13與開關(guān)SW11相連，而n溝道MOSFET N13的柵極直接與開關(guān)SW11相連。
在如上所述傳統(tǒng)的電路結(jié)構(gòu)中，如果通過反相器INV11及INV12使開關(guān)SW11在非工作狀態(tài)下處于非導(dǎo)通狀態(tài)，P溝道MOSFET P13及n溝道MOSFETN13都變?yōu)榉菍?dǎo)通狀態(tài)，從而反相器INV11及INV12都與電源線13及GND線14相隔離。另外，由于P溝道MOSFET P13及n溝道MOSFET N13都為高閾值電壓MOSFET，其中的備用電流大大低于MOSFET P11、P12、N11及N12的備用電流，由此流過從電源線L13到GND線L14的路徑的直通電流被大大地抑制，其結(jié)果，在非工作狀態(tài)的能耗也被大大降低。
另外，還提出一種電路，其在不降低運(yùn)行速度的前提下可以減小非工作狀態(tài)下的能耗(參見日本專利申請7-38417)。在此公報中描述的電路中，在邏輯電路中設(shè)置有由具有低閾值電壓的MOS晶體管構(gòu)成的第一反相器及由具有高閾值電壓的MOS晶體管構(gòu)成的第二反相器。此外，第一反相器被設(shè)計(jì)成在非工作狀態(tài)下與電源相分離。
根據(jù)日本專利申請平7-38417中描述的電路，在工作期間，通過第一反相器進(jìn)行高速切換操作，而同時在非工作狀態(tài)期間，由第二反相器保持輸出電平。為此，可將非工作狀態(tài)下的能耗降低到最低水平。
然而，這又產(chǎn)生一個問題，即當(dāng)隨著LSI的高集成度及運(yùn)行速度的提高M(jìn)OSFET精細(xì)地收縮從而使柵極長度變?yōu)榇蠹s0.1μm時，在傳統(tǒng)的具有如上所述的電路結(jié)構(gòu)的互補(bǔ)MOS半導(dǎo)體器件中，其在非工作狀態(tài)下能耗較高。特別是，由于在使用電池工作的LSI中，即使處于非工作狀態(tài)，也會產(chǎn)生很大的高能耗，相應(yīng)地電池耗廢也很大。在目前形勢下對移動裝置的需求越來越大，因此解決此問題是很重要的。
MOSFET的諸如尺寸等器件參數(shù)可根據(jù)某比例尺寸下降規(guī)則精細(xì)縮減。至于比例尺寸下降規(guī)則，已提出一種電場確定比例尺寸下降規(guī)則、電壓確定比例尺寸下降規(guī)則、半電場確定比例尺寸下降規(guī)則等。接著，在任何一種比例尺寸下降規(guī)則中，需假設(shè)用相同的尺寸縮減比例同時對柵極長度及柵絕緣膜的厚度進(jìn)行縮減。在實(shí)際的器件中，柵極長度及柵絕緣膜的厚度大約同比例縮減。因此，具有0.25μm柵極長度的CMOS的柵絕緣膜的厚度通常為5nm，根據(jù)比例尺下降原則，具有0.1μm柵極長度的CMOS的柵絕緣膜的厚度范圍為2.0到2.5nm。也即，為了使MOSFET精細(xì)縮減，柵極長度為大約0.1μm，而具有邏輯電路的柵絕緣膜的厚度薄于2.5nm，則在非工作狀態(tài)下的能耗將要升高。
針對上述情況，本發(fā)明的目的是解決與現(xiàn)有技術(shù)相關(guān)的上述問題，因此本發(fā)明的一個目的是提供一種互補(bǔ)MOS半導(dǎo)體器件，其中即使當(dāng)邏輯電路中的柵絕緣膜的厚度比2.5nm薄，也可抑制非工作狀態(tài)下的能耗。
根據(jù)本發(fā)明的一個方面，所提供的互補(bǔ)MOS半導(dǎo)體器件包括具有多個場效應(yīng)晶體管的互補(bǔ)MOS邏輯電路；用于向互補(bǔ)MOS邏輯電路提供電源電壓的作為源極的第一線路及第二線路；用于控制供給從第一線路到互補(bǔ)MOS邏輯電路的電源電壓的第一電源電路；用于控制供給從第二線路到互補(bǔ)MOS邏輯電路的電源電壓的第二電源電路；用于控制第一電源電路工作的第三電源電路，其中第三電源電路包括每個都具有2.5nm或更大厚度的柵絕緣膜的場效應(yīng)晶體管。
根據(jù)本發(fā)明的一個方面，由于在第三電源電路中設(shè)置了具有厚度為2.5nm或更大的柵絕緣膜的場應(yīng)晶體管，在互補(bǔ)MOS邏輯電路的非工作狀態(tài)中，通過抑制流過柵絕緣膜的直通電流可降低能耗。
根據(jù)本發(fā)明的另一方面，所提供的互補(bǔ)MOS半導(dǎo)體器件包括具有多個場效應(yīng)晶體管的互補(bǔ)MOS邏輯電路；用于向互補(bǔ)MOS邏輯電路提供電源電壓的作為源極的第一線路及第二線路；用于控制提供從第一線路到互補(bǔ)MOS邏輯電路的電源電壓的第一電源電路；用于控制從第二線路提供給互補(bǔ)MOS邏輯電路的電源電壓的第二電源電路；及用于控制第一電源電路操作的第三電源電路，其特點(diǎn)是在互補(bǔ)MOS邏輯電路中設(shè)置的多個場效應(yīng)晶體管的阱與第一線路及第二線路電絕緣。
在本發(fā)明的另一方面中，由于在互補(bǔ)MOS邏輯電路中設(shè)置的多個場效應(yīng)晶體管的阱與第一線路及第二線路電絕緣，通過抑制流過其間的電流可減少能耗。
從由第一電源電路及第二電源電路組成的結(jié)構(gòu)中選出的至少一種電路最好包括具有2.5nm或更厚柵絕緣膜的場效應(yīng)晶體管。
通過在第一電源電路或第二電源電路中提供每個具有2.5nm或更厚柵絕緣膜的場效應(yīng)晶體管，在互補(bǔ)MOS邏輯電路的工作中可以提供足夠的電壓。尤其是，在兩個電源電路中都提供了上述的效應(yīng)晶體管，由此提高了其使用效果。
在此結(jié)構(gòu)中，上述場效應(yīng)晶體管的柵絕緣膜可由氧化硅膜或硅氮氧化膜構(gòu)成，同樣可通過氮的氧化物對硅基片表面進(jìn)行氧化形成氧化硅膜。
通過下面結(jié)合附圖對本發(fā)明最佳實(shí)施例的描述會對本發(fā)明的上述及其它目的及優(yōu)點(diǎn)有更清楚的了解。


圖1A為安設(shè)在本發(fā)明第一實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件中的電路結(jié)構(gòu)的示意圖，圖1B為根據(jù)本發(fā)明第一實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)示意圖；圖2為根據(jù)本發(fā)明第二實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)截面示意圖3為根據(jù)本發(fā)明第三實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)截面示意圖；圖4為安裝在傳統(tǒng)互補(bǔ)MOS半導(dǎo)體器件中的電路結(jié)構(gòu)的電路圖；圖5為在日本專利申請平6-29834中揭示的電路結(jié)構(gòu)的電路圖；圖6A為包括MOSFET的電路結(jié)構(gòu)的電路圖，其中每個MOSFET具有小于2.5nm厚度的柵絕緣膜，圖6B為用于描述在圖6A電路中產(chǎn)生的直通電流的電路圖，而圖6C用于解釋在圖6A電路中產(chǎn)生的直通電流的電路圖；圖7A為當(dāng)柵絕緣膜厚度為2.0nm時，用解釋流過在日本專利申請平6-29824中揭示的電路的直通電流電路圖，而圖7B為半導(dǎo)體器件的結(jié)構(gòu)截面示意圖，其中將圖7A中所示的電路安設(shè)在P型半導(dǎo)體基片上。
圖8為表示柵極電壓與導(dǎo)引隧道電流(隧穿電流)間關(guān)系的示意圖；圖9為表示柵氧化膜厚度與導(dǎo)引隧道電流間關(guān)系的示意圖；及圖10為表示柵氧化膜厚度與漏電流間關(guān)系的示意圖。
為解決上述與現(xiàn)有技術(shù)相關(guān)的問題，經(jīng)過堅(jiān)持不懈的重復(fù)研究與努力，本發(fā)明人發(fā)現(xiàn)如果將傳統(tǒng)邏輯電路中的柵絕緣膜的厚度制成小于2.5nm，即使在非工作狀態(tài)下也會使導(dǎo)引隧道電流過柵絕緣膜，因此通過減少比導(dǎo)引隧道電流可以抑制非工作狀態(tài)下的能耗。
下面將對傳統(tǒng)電路中的柵絕緣膜內(nèi)產(chǎn)生的導(dǎo)引隧道電流(造成能耗上升的原因)進(jìn)行描述。圖6A為包括MOSFET的電路的結(jié)構(gòu)示意圖，每個MOSFET都具有厚度小于2.5nm的柵絕緣膜，圖6B為用于解釋在圖6A中電路中產(chǎn)生的直通電流的電路圖，而圖6C為用于解釋在6A電路中產(chǎn)生的直通電流的電路圖。在圖6A的電路中，與傳統(tǒng)實(shí)例相類似，在其中設(shè)置了兩級反相器INV21及INV22。反相器INV21包括P溝道MOSFETP21及n溝道MOSFET N21，而反相器INV12包括P溝道MOSFET P22及n溝道MOSFETN22。MOSFETP21、P22、N21及N22中每一個都是具有高閾值的高閾值電壓MOSFET。
在上述電路結(jié)構(gòu)中，當(dāng)輸入到輸入端IN21的信號被保持在低電平時，其中輸入端IN21與P溝道MOSFET P21的柵極及反相器INV21中的n溝道MOSFET N21的柵極相連，P溝道MOSFET P21處于導(dǎo)通狀態(tài)，而n溝道MOSFET N21處于非導(dǎo)通狀態(tài)。在此情況下，輸入到反相器INC22的信號被保持在高電平，從而P溝道MOSFET P22變?yōu)榉菍?dǎo)通狀態(tài)而n溝道MOSFET N22變?yōu)閷?dǎo)通狀態(tài)。然后，處于低電平的信號通過輸出端OUT21輸出，而其中輸出端OUT21同時與P溝道MOSFET P22的漏極及n溝道MOSFET N22的漏極相連。此時，由于輸入到反相器INV21中的信號被保持在低電平，從而電路處于正常狀態(tài)(非工作狀態(tài))，同樣每個P溝道MOSFETP21及n溝道MOSFETN21為高閾值電壓MOSFET，如果柵絕緣膜的厚度大于或等于2.5nm，則電流很難流過從電源電路L21到GND線L22的路徑。
然而，由于在此例中，正如圖6B中所示，柵絕緣膜的厚度小于2.5nm，使得導(dǎo)引隧道電流流過n溝道MOSFET N22的柵絕緣膜。其結(jié)果，使得直通電流23流過從電源線L21到GND線路L22的路徑。另外，當(dāng)輸入到輸入端IN21的信號被保持在高電平時，使得導(dǎo)引隧道電流流過P溝道MOSFET P22的柵絕緣膜，因此使得直通電流流過從電源線L21到GND線L22的路徑。
同樣在日本專利申請平6-29834中揭示的電路中，如果使柵絕緣膜的厚度小于2.5nm(例如2.0nm)，類似地，也會導(dǎo)致直通電流流過。圖7A為當(dāng)柵絕緣膜厚度為2.0nm時，用于解釋流過日本專利申請平6-29834中揭示的電路的直通電流的電路圖，而圖7B中所示裝有圖7A所示電路的P型半導(dǎo)體基片上的半導(dǎo)體器件的結(jié)構(gòu)截面示意圖。圖5中所示的反相器INV13包括都為高閾值電壓MOSFET的P溝道MOSFETP14及n溝道MOSFET N14。另外在圖7B中，端子T11與GND線L14相連，而端子T12與開關(guān)SW11相連。另外，端子T13與偽GND線V12相連，而端子T14與反相器INV12相連。端子T15與偽電源線V11相連，端子T16通過反相器INV13與開關(guān)SW11相連。端子T11與電源線L13相連。同樣，n溝道MOSFETN11及N13形成于與GND線L14處于相同電勢的P型阱12中，而P溝道MOSFET P11及P13形成于與電源線L13相同電勢的N型阱13中。另外，P型阱12及N型阱13形成于同一P型半導(dǎo)體基片11中。
在此電路中，在包括反相器INV11及INV12的邏輯電路的非工作狀態(tài)中，通過將到達(dá)開關(guān)SW11的輸入信號的強(qiáng)度降至低電平從而使偽電源線V11及偽GND線V12分別與電源線L13及GND線L14相隔離。其結(jié)果，不會流過任何直通電流(如圖6B及6C中所示的直通電流23及24)。
然而，由于如圖7A中所示，柵絕緣膜的厚度為2.0nm，電源線L13與P溝道MOSFET P4的N型阱的電勢相等，如果處于低電平的信號輸入到開關(guān)SW11，則令使導(dǎo)引隧道電流流過P溝道MOSFET P4的柵絕緣膜，其會導(dǎo)致有直通電流25流過。另外，由于如圖7B中所示，柵絕緣膜的厚度為2.0nm，n溝道MOSFET N11的P型阱與和端子T11相連的GND線L14的電勢相同，如果輸入信號被保持在高電平，則會使導(dǎo)引隧道電流流過n溝道MOSFET N11的柵絕緣膜，其結(jié)果導(dǎo)致有直通電流26流過。此外，當(dāng)輸入信號被保持在低電平時，由于P溝道MOSFET P11的N型阱13與和端子T17相連的電源線L13的電勢相同，使得導(dǎo)引隧道電流流過P溝道MOSFET P11的柵絕緣膜，其結(jié)果導(dǎo)致直通電流流過。由于由導(dǎo)引隧道電流產(chǎn)生的直通電流與和現(xiàn)有技術(shù)相關(guān)問題中的直通電流不同。在傳統(tǒng)電路中，即使開關(guān)SW11處于非導(dǎo)通狀態(tài)，也不會抑制此直通電流。
圖8中示出了本發(fā)明測出的流過具有2nm厚柵絕緣膜的n溝道MOSFET的導(dǎo)引隧道電流的結(jié)果。圖8為示出柵電壓(橫軸)與導(dǎo)引隧道電流(縱軸)間關(guān)系的示意圖。在柵電壓為正的區(qū)域內(nèi)，n溝道MOSFET處于反相狀態(tài)，而在柵電壓為負(fù)的區(qū)域內(nèi)，n溝道MOSFET處于累積狀態(tài)。在此結(jié)構(gòu)中，處于反相狀態(tài)的導(dǎo)引隧道電流超出處于累積狀態(tài)的量對應(yīng)于平帶電壓。
另外，圖9中示出隧道電流與柵氧化膜厚度間的依賴關(guān)系。圖9為表示柵氧化膜厚度(橫軸)與導(dǎo)引隧道電流(縱軸)間關(guān)系的示意圖。在圖9中，空心標(biāo)志“○”表示當(dāng)電源電壓為1.8V時的導(dǎo)引隧道電流，而實(shí)心標(biāo)志“●”表示當(dāng)電源電壓為1.2V時的導(dǎo)引隧道電流。從圖中可明顯看出，導(dǎo)引隧道電流與柵絕緣膜厚度的依賴關(guān)系非常明顯，因此，無論何時柵絕緣膜變薄0.2nm，導(dǎo)引隧道電流上升大約一個數(shù)位。
通過上述討論結(jié)果，圖10中示出當(dāng)假設(shè)無導(dǎo)引隧道電流流過時，由于備用電流產(chǎn)生的漏電流與由于導(dǎo)引隧道電流產(chǎn)生的漏電流的比較結(jié)果。圖10為柵絕緣膜的厚度(橫軸)與漏電流(縱軸)間關(guān)系的示意圖。在此結(jié)構(gòu)中，MOSFET的柵極寬度為1μm。在圖10中，空心標(biāo)志“○”表示由于導(dǎo)引隧道電流產(chǎn)生的漏電流，而實(shí)心標(biāo)志“●”表示由于備用電流產(chǎn)生的漏電流。如圖10中所示，當(dāng)絕緣膜的厚度變?yōu)楸?.5nm薄時，由于導(dǎo)引隧道電流產(chǎn)生漏電流大于MOS晶體管的備用電流，換句話說，在互補(bǔ)MOS半導(dǎo)體器件的非工作期間從電源線流到GND線的漏電流中，由于導(dǎo)引隧道電流而產(chǎn)生的直通電流為主要的電流，而其中在MOS半導(dǎo)體器件中，在柵絕緣膜的厚度比2.5nm薄的區(qū)域內(nèi)，柵極長度小于0.1μm。
現(xiàn)在，參考相應(yīng)附圖描述本發(fā)明最佳實(shí)施例器件中的電路結(jié)構(gòu)的電路圖，而1B為本發(fā)明第一實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)示意圖。在本實(shí)施例中，安裝有包括兩級反相器INV1及1NV2的內(nèi)部邏輯電路。反相器INV1包括P溝道MOSFET P1及n溝道MOSFET N1，而反相器INV12包括P溝道MOSFET P2及n溝道MOSFET N2。這些MOSFET P1、P2、N1及N2的每一個都具有2nm絕緣膜厚度的MOSFET。柵絕緣膜例如可由氧化硅膜或由氮化硅氧化膜構(gòu)成，而其中氮化硅氧化膜是通過氮化氧化硅形成的。而氧化硅膜例如氮的氧化物的工作對硅基片表面進(jìn)行氧化而形成。P溝道MOSFET P1及P2的源極及阱與偽電源線V1相連。另外，n溝道MOSFET N1和N2的源和阱與偽GND線V2相連。然后，P溝道MOSFETP3作為電源電路S1與偽電源線V1相連，n溝道MOSFETN3作為電源電路S2與偽GND線V2相連。另外，電源線L1與電源電路S1相連，而GND線L2與電源電路S2相連。同時，反相器INV3作為電源電路S3與P溝道MOSFET P3的柵極相連。開關(guān)SW1與反相器INV3及n溝道MOSFET N3的柵極相連。其結(jié)果，P溝道MOSFET P3及n溝道MOSFET N3同時工作。反相器INV3包括P溝道MOSFET P4及n溝道MOSFET N4。P溝道MOSFET P4與電源線L1相連，而n溝道MOSFETN4與GND線L2相連。在此結(jié)構(gòu)中，P溝道MOSFETP4及n溝道MOSFETN4的每一個都為具有4nm柵絕緣膜厚度的MOSFET。
另外，在圖1B中，端子T1與GND線L2相連，端子T2與開關(guān)SW1相連。同樣，端子T3與偽GND線V2相連，端子T4與反相器INV2相連。端子T5與偽電源線V1相連，而端子T6通過反相器INV3與開關(guān)SW1相連，同樣，端子T7與電源線L1相連。
此外，如圖1B中所示，n溝道MOSFET N1形成在第一P型阱2中，而n溝道MOSFETN3形成在第二P型阱3中，同樣，第一P型阱2及第二P型阱3形成在同一第三N型阱4內(nèi)，從而彼此遠(yuǎn)離設(shè)置。其結(jié)果，第一P型阱2及第二P型阱3彼此電絕緣。另外，P溝道MOSFET P1形成在第一N型阱5內(nèi)，而P溝道MOSFET P3形成在第二N型阱6內(nèi)。還有，第一N型阱5、第二N型阱6以及第三N型阱4形成在P型半導(dǎo)體基片1內(nèi)從而彼此隔離設(shè)置。其結(jié)果，第一N型阱5及第二N型阱6彼此電絕緣。在此結(jié)構(gòu)中，如果與第二N型阱6電絕緣，則P溝道MOSFETP2(圖1B未示出)可與P溝道MOSFET P1一樣形成在同一第一N型阱5內(nèi)。同樣，如果與第二P型阱3電絕緣，則n溝道MOSFET N2(圖1B中未示出)可與n溝道MOSFET N1一樣形成在同一P型阱2內(nèi)。
下面將對具有如上所述結(jié)構(gòu)的第一實(shí)施例的操作進(jìn)行描述。
開關(guān)SW1在包括反相器INV1及INV2的內(nèi)部邏輯電路的非工作狀態(tài)下變?yōu)榉菍?dǎo)通狀態(tài)，從而與現(xiàn)有技術(shù)類似，內(nèi)部邏輯電路與電源線L1及GND線L2相分離，由此電源電壓不會施加到內(nèi)部邏輯電路上。其結(jié)果，可防止產(chǎn)生如圖6B中所示的直通電流23或24。另外，P溝道MOSFETP4的柵絕緣膜厚度為4nm，從而可防止在P溝道MOSFET P4中產(chǎn)生導(dǎo)引隧道電流。這樣的結(jié)果可防止產(chǎn)生圖7A中所示的直通電流25。此外，由于第一P型阱2及第二P型阱3彼此電絕緣，即使當(dāng)在輸入端IN1保持高電平信號時，也可防止產(chǎn)生圖7A及7B中所示的直通電流26。同樣，由于第一N型阱5及第二N型阱6彼此電絕緣，當(dāng)在輸入端IN1保持低電平的信號時，可防止直通電流流過從輸入端IN1到電源線L1的路徑。
在此結(jié)構(gòu)中，P溝道MOSFET P3及n溝道MOSFET N3的柵絕緣膜厚度不受限制。但是，如果P溝道MOSFET P3的柵絕緣膜厚度小于2.5nm，則在反相器INV1及INV2的工作中會使電流流過從電源線L1到P溝道MOSFET P3的柵極的路徑，而如果n溝道MOSFET N3的柵級絕緣膜的厚度比2.5nm薄，則在反相器INV1及INV2的工作中，電流會流過從n溝道MOSFETN3的柵極到GND線L2的路徑。為此，在某些情況下，無法對偽電源線V1或偽GND線V2提供足夠的電壓。因此，P溝道MOSFET P3及n溝道MOSFETN3的柵絕緣膜的厚度需要大于或等于2.5nm。
下面將對本發(fā)明的第二實(shí)施例進(jìn)行詳細(xì)描述。在本實(shí)施例中，提供了圖1A中所示的電路。其中形成有本實(shí)施例的MOSFET的阱的結(jié)構(gòu)與第一實(shí)施例中的不同，圖2為根據(jù)本發(fā)明第二實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)截面示意圖。在圖2中所示的第二實(shí)施例中，與圖1B中第一實(shí)施例中相對應(yīng)的部分用同樣的標(biāo)號表示，并為簡化起見略去了對其的描述，在本實(shí)施例中，第一P型阱2形成在第三N阱4a內(nèi)，而第二P型阱3直接形成在P型半導(dǎo)體基片1內(nèi)。在這種情況下，第一P阱2及第二P型阱3彼此電絕緣。
為此，在本實(shí)施例中，當(dāng)在輸入端IN1保持高電平信號時，導(dǎo)引隧道電流不會流過n溝道MOSFET N1，從而可防止產(chǎn)生如圖7A及7B中所示的直通電流26。
下面對本發(fā)明的第三實(shí)施例進(jìn)行詳細(xì)描述，同樣在本實(shí)施例中，提供了圖1A中所示的電路。本實(shí)施例與第二實(shí)施例類似，與第一實(shí)施例的差別在于形成于其內(nèi)的具有MOSFET阱的結(jié)構(gòu)不同。圖3為本發(fā)明第三實(shí)施例的互補(bǔ)MOS半導(dǎo)體器件的結(jié)構(gòu)截面示意圖。在圖3所示的第三實(shí)施例中，與圖1B中第一實(shí)施例中相對應(yīng)的部分用同樣的標(biāo)號表示，并為簡化起見略去了對其的描述，在本實(shí)施例中，第二P型阱3形成在第三N阱4b內(nèi)，而第一P型阱2直接形成在P型半導(dǎo)體基片1內(nèi)。在這種情況下，第一P阱2及第二P型阱3彼此電絕緣。
為此，在本實(shí)施例中，當(dāng)在輸入端IN1保持高電平信號時，不會使導(dǎo)引隧道電流流過n溝道MOSFET N1，從而可防止產(chǎn)生如圖7A及7B中所示的直通電流26。
在此結(jié)構(gòu)中，當(dāng)如上述元件形成在P型半導(dǎo)體基片上時，需要通過N型阱4使P型阱2和3彼此電絕緣，而當(dāng)元件形成在N型半導(dǎo)體基片上時，需要通過P型阱使N型阱5和6彼此電絕緣。
如上所述，根據(jù)本發(fā)明，設(shè)置在電源電路中的場效應(yīng)晶體管的絕緣膜厚度大于或等于2.5nm，由此，在互補(bǔ)MOS邏輯電路的非工作期間，可抑制導(dǎo)引隧道電流流過電源電路。另外，設(shè)在互補(bǔ)MOS邏輯電路中的場效應(yīng)晶體管的阱與第一線路及第二線路電絕緣，從而可防止導(dǎo)引隧道電流流過其間的路徑。為此，可大大減少從電源線流經(jīng)GND線的直通電流，由此可降低互補(bǔ)MOS半導(dǎo)體器件的非工作狀態(tài)下的能耗，其中互補(bǔ)MOS邏輯電路包括場效應(yīng)晶體管，而每個場效應(yīng)晶體管的柵絕緣膜的厚度小于2.5nm。
雖然已通過最佳實(shí)施例及特定限制對本發(fā)明進(jìn)行了描述，需明確對本領(lǐng)域技術(shù)人員而言所作的各種變化及修改都不脫離本發(fā)明的范圍及實(shí)質(zhì)。本發(fā)明范圍僅由所附權(quán)利要求進(jìn)行限定。
權(quán)利要求
1.一種互補(bǔ)MOS半導(dǎo)體器件，其特征在于包含具有多個場效應(yīng)晶體管的互補(bǔ)MOS邏輯電路，作為向互補(bǔ)MOS邏輯電路提供電源電壓的電源的第一線路及第一線路；用于控制從所述第一線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第一電源電路；用于控制從所述從所述第二線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第二電源電路；及用于控制所述第一電源電路操作的第三電源電路；其中所述第三電源電路包括每個都具有厚度大于或等于2.5nm柵絕緣膜的場效應(yīng)晶體管。
2.根據(jù)權(quán)利要求1所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于所述第一電源電路及所述第二電源電路中的至少一種電路包括其中柵絕緣膜厚度大于或等于2.5nm的場效應(yīng)晶體管。
3.根據(jù)權(quán)利要求1所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于設(shè)置在所述互補(bǔ)MOS邏輯電路中的所述場效應(yīng)晶體管的阱與所述第一線路及所述第二線路電絕緣。
4.根據(jù)權(quán)利要求2所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于設(shè)置在所述互補(bǔ)MOS邏輯電路中的所述場效應(yīng)晶體管的阱與所述第一線路及所述第二線路電絕緣。
5.一種互補(bǔ)MOS半導(dǎo)體器件，其特征在于包含具有多個場效應(yīng)晶體管的互補(bǔ)MOS邏輯電路，作為向互補(bǔ)MOS邏輯電路提供電源電壓的電源的第一線路及第一線路；用于控制從所述第一線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第一電源電路；用于控制從所述從所述第二線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第二電源電路；及用于控制所述第一電源電路操作的第三電源電路；其中所述場效應(yīng)晶體管的阱與所述第一線路及所述第二線路電絕緣。
6.根據(jù)權(quán)利要求5所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于所述第一電源電路及所述第二電源電路中的至少一種電路包括其中柵絕緣膜厚度大于或等于2.5nm的場效應(yīng)晶體管。
7.根據(jù)權(quán)利要求1所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
8.根據(jù)權(quán)利要求2所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
9.根據(jù)權(quán)利要求3所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
10.根據(jù)權(quán)利要求4所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
11.根據(jù)權(quán)利要求5所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
12.根據(jù)權(quán)利要求6所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于場效應(yīng)晶體管的柵絕緣膜是從氧化硅膜及硅氮氧化膜中選出的一種絕緣膜。
13.根據(jù)權(quán)利要求7所述的互補(bǔ)MOS半導(dǎo)體器件，其特征在于氧化硅膜是用氮氧化物操作經(jīng)氧化硅基片的表面形成的。
全文摘要
一種互補(bǔ)MOS半導(dǎo)體器件,其包含:具有多個場效應(yīng)晶體管的互補(bǔ)MOS邏輯電路,作為向互補(bǔ)MOS邏輯電路提供電源電壓的電源的第一線路及第二線路;控制從所述第一線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第一電源電路;控制從所述第二線路向所述互補(bǔ)MOS邏輯電路提供的電源電壓的第二電源電路;及控制第一電源電路操作的第三電源電路;所述第三電源電路包括每個都具有厚度大于或等于2.5nm柵絕緣膜的場效應(yīng)晶體管。
文檔編號H03K17/687GK1217578SQ98124728
公開日1999年5月26日 申請日期1998年11月12日 優(yōu)先權(quán)日1997年11月14日
發(fā)明者伊藤浩, 佐佐木誠 申請人:日本電氣株式會社