專利名稱：同步延遲電路裝置的制作方法
技術領域：
本發(fā)明涉及同步延遲電路裝置，該裝置含有主要由半導體集成電路構成的同步延遲電路的同時，具有控制時鐘信號的延遲時間的功能。
以往，以短的同步時間除去時鐘晃動的同步電路，由于電路構成的簡單和消耗功率少的特色，用于高速時鐘同步電路中。作為與之相關聯(lián)的技術，例如可以舉出特開平8-237091號公報中所揭示的延遲電路裝置，或1996Symp.on VLSI Circ.pp.112-113、pp.192-193、Proc.ofIEEE1992CICC 25.2 IEICE.TRANCE.ELECTRON..,VOL.E79 C、N06 JUNE 1996 pp.798-807中的敘述等。
圖7的電路圖示出了現(xiàn)有例1的同步延遲電路裝置的基本構成。該同步延遲電路裝置，由下述部分構成輸入周期為tCK的外部時鐘CLK1，作為第1延遲時間td1輸出的輸入緩沖器3；把內部時鐘CLK2作為第2延遲時間td2輸出的時鐘驅動器4；具有本身為輸入緩沖器3和時鐘驅動器4中的第1和第2延遲時間td1,td2的總和的延遲時間td1+td2的假延遲電路5；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時用假延遲電路5的輸出測定一定的期間的時間差的第1延遲電路串1；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時再現(xiàn)所測定的時間差并向時鐘驅動器4輸出的第2延遲電路串2。
其中，假延遲電路5由于使延遲電路串1、2與輸入緩沖器3和時鐘驅動器4的延遲時間相等，故由使用了與輸入緩沖器3完全相同的電路的輸入緩沖器假5a和時鐘驅動器假5b構成。
延遲電路串1、2，每個都用具有相等的規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路的串構成，起著用延遲電路串1測定一定的期間，延遲電路串2進行再現(xiàn)的作用。這樣的作用，采用在想進行測定的整個期間使信號向延遲電路串1行進，用具有與該信號所通過的延遲電路個數(shù)(延遲器件個數(shù))相等的延遲電路個數(shù)的延遲電路串2使信號通過的辦法來實現(xiàn)。
如上所述，在使信號通過延遲電路串1，并可以通過與其延遲器件個數(shù)相等的延遲電路串2內的情況下，為決定延遲電路串2的長度，可以分成選擇端部或者選擇路徑全體這2種情況，應用了這樣的手法的同步延遲電路裝置，可以分類為各有2種的共4種。
即，按照延遲電路串1、2的方向來分，則可以分類為例如，如圖8(現(xiàn)有例2)或圖9(現(xiàn)有例3)所示的電路構成那樣，延遲電路串1、2的方向相反，為決定延遲電路串2的電路器件個數(shù)，在延遲電路串2的輸入端一側決定長度；和如

圖10(現(xiàn)有例4)或圖11(現(xiàn)有例5)所示那樣，延遲電路串1、2的方向相同，為決定延遲電路串2的電路器件個數(shù)，在延遲電路串2的輸出一側決定長度。
在這里，如果說到為決定延遲電路傳2的長度，是選擇端部還是選擇路徑全體，則圖8(現(xiàn)有例2)和圖11(現(xiàn)有例5)的例子相當于選擇端部的情況，圖9(現(xiàn)有例3)和圖10(現(xiàn)有例4)的例子則相當于選擇路徑全體。此外，對于圖10(現(xiàn)有例4)的例子來說，在延遲電路串1、2之間配備有由其個數(shù)與延遲電路個數(shù)對應的鎖存器電路構成的鎖存器電路串6，在延遲電路串2的輸出一側，配備有多路化裝置(MUX)7。因此，圖8與特開平8-137091號公報中所揭示的電路相當，圖9作為眾所周知的技術，與IEICE TRANS.ELECTRON..，VOL.E79-C、NO.6 JUN 1996 pp.798-807中記載的電路相當，圖10作為眾所周知的技術，與在1996Symp.on VLSICirc.pp.192-193中記載的電路相當，圖11作為眾所周知的技術與在1996Symp.on VLSI Circ.pp.112-113、Proc.of IEEE1992 CICC 25.2中記載的電路相當。
在上述同步延遲電路裝置的情況下，由于在2個延遲電路串(第1延遲電路串，第2延遲電路串)中的脈沖或邊沿的行進速度是恒定的，故若在低頻使用的話，則有時會因外部時鐘的周期，脈沖或邊沿超出了第1延遲電路串而不能正常地動作。
于是，為了解決這樣的問題，雖然分別預先加長第1和第2延遲電路串，增大延遲時間就會解決，但是作為其反面，第1和第2延遲電路所需的電路個數(shù)增多，招致延遲電路串的面積的增大，占有率變大，因而存在著不能避免電路整體規(guī)模變大的問題。
本發(fā)明就是為解決這樣的問題而發(fā)明的，技術課題是提供一種可以正確地動作以確保適度的延遲時間的同時，可以用小規(guī)模構成的同步延遲電路裝置。
倘采用本發(fā)明，則可以得到下述同步延遲電路裝置。該裝置具備輸入外部時鐘并作為第1延遲時間輸出的輸入緩沖器；把內部時鐘作為第2延遲時間輸出的時鐘驅動器；具有本身為第1和第2延遲時間的總和的延遲時間的假延遲電路；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時用假延遲電路的輸出測定一定的期間的時間差的第1延遲電路串；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時再現(xiàn)所測定的時間差并向時鐘驅動器輸出的第2延遲時間串其特征還具備裝置狀態(tài)測定裝置，用于輸出表示測定裝置的狀態(tài)后的結果的裝置狀態(tài)測定信號；延遲時間控制裝置，用于根據(jù)上述裝置狀態(tài)測定信號，采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進速度的辦法，控制上述規(guī)定的延遲時間。
附圖的簡單說明圖1是示出了本發(fā)明的同步延遲電路的基本構成的電路圖。
圖2是示出了本發(fā)明的實施例1的同步延遲電路裝置的基本構成的電路圖。
圖3是示出了本發(fā)明的實施例2的同步延遲電路裝置的基本構成的電路圖。
圖4是示出了本發(fā)明的實施例3的同步延遲電路裝置的基本構成的電路圖。
圖5是示出了本發(fā)明的實施例4的同步延遲電路裝置的基本構成的電路圖。
圖6是示出了本發(fā)明的實施例5的同步延遲電路裝置的基本構成的電路圖。
圖7是示出了現(xiàn)有例1的同步延遲電路的基本構成的電路圖。
圖8是示出了現(xiàn)有例2的同步延遲電路的基本構成的電路圖。
圖9是示出了現(xiàn)有例3的同步延遲電路的基本構成的電路圖。
圖10是示出了現(xiàn)有例4的同步延遲電路的基本構成的電路圖。
圖11是示出了現(xiàn)有例5的同步延遲電路的基本構成的電路圖。
發(fā)明的實施方案以下，舉出若干實施例，參照附圖，對本發(fā)明的同步延遲電路裝置進行詳細說明。
圖1是示出了本發(fā)明的同步延遲電路的基本構成的電路圖。該同步延遲電路裝置，雖然也和現(xiàn)有裝置一樣，具備有輸入周期為tCK的外部時鐘CLK1，作為第1延遲時間td1輸出的輸入緩沖器3；把內部時鐘CLK2作為第2延遲時間td2輸出的時鐘驅動器4；具有本身為輸入緩沖器3和時鐘驅動器4中的第1和第2延遲時間td1,td2的總和的延遲時間td1+td2的假延遲電路5；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時用假延遲電路5的輸出測定一定的期間的時間差的第1延遲電路串1；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時再現(xiàn)所測定的時間差并向時鐘驅動器4輸出的第2延遲時間串2，此外，還具備有裝置狀態(tài)測定裝置(在這里，是輸出表示外部時鐘CLK1的頻率測定后的結果的頻率測定信號的頻率測定電路10)用于輸出表示測定裝置的狀態(tài)后的結果的裝置狀態(tài)測定信號；延遲時間控制電路11，用于根據(jù)上述裝置狀態(tài)測定信號(在這里，是頻率測定信號)采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進速度的辦法，控制上述規(guī)定的延遲時間。此外，在這里，假延遲電路5由于使延遲電路串1、2與輸入緩沖器3和時鐘驅動器4的延遲時間td1、td2相等，故由使用了與輸入緩沖器3完全相同的電路的輸入緩沖器假5a和時鐘驅動器假5b構成。
即，這里的延遲電路串1、2是用來自外部的控制信號使脈沖或邊沿的行進速度可變的延遲電路串，這些延遲電路串已連接到延遲時間控制電路11上。作為裝置狀態(tài)測定裝置，除上述頻率測定電路10外，還有電壓測定裝置，用于輸出表示對作為裝置狀態(tài)測定信號使用的電源電壓進行測定后的結果的電壓值測定信號；不均一性測定裝置，用于輸出表示對作為裝置狀態(tài)測定信號測定芯片器件的不均一性后的結果的不均一性狀態(tài)測定信號；等等，還可以把這些單獨地或組合起來使用。
在示于圖1的同步延遲電路裝置的情況下，當輸入周期為tCK的外部時鐘CLK1后，脈沖或邊沿就向輸入緩沖器3，假延遲電路5和延遲電路串1行進。之后，當下一個時鐘輸入到假延遲電路中去后，就把正在延遲電路串1中行進的脈沖或邊沿向延遲電路串2傳送。在現(xiàn)有裝置中，在延遲電路串1的延遲時間比tCK-(td1+td2)小時，由于正在延遲電路串1中行進的脈沖或邊沿不向延遲電路串2傳送，故不動作，但是，在這里根據(jù)用頻率測定電路10測定外部時鐘CLK1的頻率所得到的結果的頻率測定信號，延遲時間控制電路11對延遲電路串1、2的全體的延遲時間進行控制，而變成為可以動作。例如，在tCK-(td1+td2)比延遲電路串1的延遲時間大的情況下，同樣地延遲時間控制電路11使延遲電路串1、2的全體的延遲時間推遲，使延遲電路串1的全體的延遲時間比tCK-(td1+td2)大，使之可以動作。
因此，在該同步延遲電路裝置中，采用測定頻率，并控制延遲電路串中的脈沖或邊沿的行進速度的辦法，即便是對于頻率慢的時鐘也可以進行正常的動作。
以下，用若干個實施例說明本發(fā)明的同步延遲電路裝置的具體的構成。實施例1圖2是示出了本發(fā)明的實施例1的同步延遲電路裝置的基本構成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個數(shù)與延遲電路個數(shù)對應的鎖存器電路構成的鎖存器電路串6的同時，在輸入緩沖器3的輸入一側，中間插入了選擇器12，作為外部時鐘CLK1的頻率測定裝置，使用了環(huán)形振蕩器13和計數(shù)器14。延遲電路串1、2能夠用數(shù)字信號可變地控制脈沖或邊沿的行進速度，選擇器12用來使得在外部時鐘CLK1的頻率測定期間內，脈沖或邊沿不向延遲電路串1、2中輸入。
在該同步延遲電路裝置中，當輸入外部時鐘CLK1后，就通過選擇器12，向環(huán)形振蕩器13傳送，僅僅在其周期內使環(huán)形振蕩器振蕩。采用用計數(shù)器14對在這里所得到的振蕩時鐘的次數(shù)進行計數(shù)的辦法，把外部時鐘CLK的頻率作為數(shù)字值進行檢測，就可以得到頻率測定信號。此后，用圖中已略去的延遲時間控制電路11，根據(jù)表示頻率測定信號的頻率來控制延遲電路串1、2的脈沖或邊沿的行進速度，控制延遲電路串1、2的全體的延遲時間使之比tCK-(td1+td2)還大。此外，切換選擇器12，使外部時鐘CLK1往輸入緩沖器3一側輸入，則可以進行通常的同步延遲動作而進行正常地動作。實施例2圖3是示出了本發(fā)明的實施例2的同步延遲電路裝置的基本構成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個數(shù)與延遲電路個數(shù)對應的鎖存器電路構成的鎖存器電路串6的同時，在輸入緩沖器3的輸入一側，中間插入了選擇器12，作為外部時鐘CLK1的頻率測定裝置，使用了頻率測定電路10，在頻率測定電路10上連接有作為控制行進速度的延遲時間控制裝置的電源8。在這里，延遲電路串1、2也能夠用數(shù)字信號可變地控制脈沖或邊沿的行進速度，選擇器12用來使得在外部時鐘CLK1的頻率測定期間內，脈沖或邊沿不向延遲電路串1、2中輸入。
在該同步延遲電路裝置中，當輸入外部時鐘CLK1后，就通過選擇器12向頻率測定電路10傳送，僅僅在其周期內，環(huán)形振蕩器振蕩。對所得到的外部時鐘CLK1的邊沿的次數(shù)進行計數(shù)，把外部時鐘CLK的頻率作為數(shù)字值進行檢測，就可以得到頻率測定信號。之后，用電源8，根據(jù)表示頻率測定信號的頻率來控制延遲電路串1、2的脈沖或邊沿的行進速度，控制延遲電路串1、2的全體的延遲時間使之比tCK-(td1+td2)還大。此外，切換選擇器12，使外部時鐘CLK1往緩沖器3一側輸入，則可以進行通常的同步延遲動作而進行正常地動作。實施例3圖4是示出了本發(fā)明的實施例3的同步延遲電路裝置的基本構成的電路圖。該同步延遲電路裝置，在延遲電路串1、2之間，配備由其個數(shù)與延遲電路個數(shù)對應的鎖存器電路構成的鎖存器電路串6的同時，作為外部時鐘CLK1的頻率測定裝置使用了邊沿檢測電路9，在該邊沿檢測電路9上連接有延遲時間控制電路11。在這里，延遲電路串1、2也能夠用數(shù)字信號可變地控制脈沖或邊沿的行進速度。
在本同步延遲電路裝置的情況下，對于在先前的實施例1和2的裝置中，其構成為在把脈沖或邊沿輸入到延遲電路串1、2中之前，測定外部時鐘CLK1的頻率，而本裝置的構成為從最初就向延遲電路串1輸入脈沖或邊沿，檢測脈沖或邊沿是否超出延遲電路串1后，控制延遲電路串1、2的全體的延遲時間。
在本同步延遲電路裝置中，從最初的周期開始把脈沖或邊沿輸入到延遲電路串1中去，一直到下一個脈沖或邊沿到來為止，在延遲電路串1中連續(xù)地行進。在連接到延遲電路串1的最末一級上的邊沿檢測電路9已檢測了邊沿的情況下，雖然已經到達延遲電路串1的最末一級上的脈沖或邊沿不向延遲電路串2傳送地不進行正常動作，但是，采用把來自邊沿檢測電路9的信號送往延遲時間控制電路11，使得延遲電路串1、2的全體的延遲時間比tCK-(td1+td2)還大的辦法，從下一個周期開始進行正常動作。實施例4圖5是示出了本發(fā)明的實施例4的同步延遲電路裝置的基本構成的電路圖。本同步延遲電路裝置，作為圖中未畫出來的裝置狀態(tài)測定裝置，需要輸出表示對外部時鐘CLK1的頻率進行了測定后的結果的頻率測定信號的頻率測定裝置，和輸出表示對要使用的電源電壓進行了測定后的結果的電壓值測定信號的電壓測定裝置的同時，還使用了具有輸入頻率測定信號和電壓值測定信號的外部輸入端子TIN，并根據(jù)頻率測定信號和電壓值測定信號進行脈沖或邊沿的行進速度的控制的延遲時間控制電路11′。在這里，延遲電路串1、2也能夠用數(shù)字信號可變地控制脈沖或邊沿的行進速度。
在本同步延遲電路裝置的情況下，如先前的實施例1～實施例3的裝置那樣，外部時鐘CLK1的頻率低，與解決在tCK-(td1+td2)比延遲電路串1的延遲時間已變大的情況下不正常動作的例子不同，變成解決在為對于多個電壓源可以使用的情況下不正常動作的例子。即，在本同步延遲電路裝置的情況下，其特色是延遲電路串1、2的全體延遲時間依賴于電源電壓，如電源電壓高則延遲時間變小，如電源電壓低，則延遲時間變大，在電源電壓高時，如延遲電路串1、2的全體的延遲時間變得比tCK-(td1+td2)還小，則不能正常動作，所以，要用延遲時間控制電路11′，預先根據(jù)要使用的電源電壓和要使用的頻率來控制延遲電路串1、2的全體的延遲時間。
在本同步延遲電路裝置中，由于輸入來自外部輸入端子TIN的頻率測定信號和電壓值測定信號的延遲時間電路11′根據(jù)頻率測定信號和電壓值測定信號進行對延遲電路串1、2的脈沖或邊沿行進速度的控制，由于即便是在不同的電源電壓中也可以根據(jù)要使用的頻率控制延遲電路串1、2的全體的延遲時間，使之變成為可以正常動作，所以即便是對于多個頻率和電源電壓也可以進行正常動作。實施例5圖6是示出了本發(fā)明的實施例5的同步延遲電路裝置的基本構成的電路圖。本同步延遲電路裝置，作為裝置狀態(tài)測定裝置，應用了不均一性測定裝置，用于輸出表示對芯片器件的不均一性進行測定后的結果的不均一性狀態(tài)測定信號，不均一性測定裝置變成為含有設于延遲電路串1上的2個外部輸出端子TOUT1，TOUT2的裝置上述2個外部輸出端子TOUT1,TOUT2用于下述目的作為不均一狀態(tài)測定信號，用來自外部的輸入信號切斷熔斷絲，控制延遲電路串1、2中的脈沖或邊沿的行進速度，并輸出對表示測定電路全體的延遲時間的結果的芯片工藝的不均一性進行了評價的工藝不均一性信號。
在這里的不均一性測定電路，在延遲電路串1、2上分別通過MOS晶體管，連接有延遲時間控制用的電容器C1、C2、C3，并采用用來自外部端子的輸入信號切斷熔斷絲H1、H2、H3的辦法，控制電荷的充放電，變?yōu)榭梢钥刂蒲舆t電路串1、2的全體的延遲時間。即，在本同步延遲電路裝置的情況下，由于因工藝不均一性使得MOS晶體管閾值低，故時鐘和邊沿的行進速度變快，所以其構成為采用在延遲電路串1中，使時鐘或邊沿超出的辦法，對誤動作的芯片，用熔斷絲H1、H2、H3的切斷，增加延遲電路串1、2的全體的延遲時間，以便可以對其進行控制。
在本同步延遲電路裝置中，目的是在已經搭載到裝置全體上的芯片中當因工藝的不均一性，在P型MOS晶體管或者N型MOS晶體管的閾值低時，采用借助于使延遲電路串1、2的脈沖或邊沿的行進速度變快，使外部時鐘CLK1的周期對其他的芯片相對地變大的辦法，把將變成為不合格品的芯片變成為合格品。
具體地說，輸入其頻率比通常的使用時還足夠低的外部時鐘CLK1，用外部的測試器測定來自外部輸出端子TOUT1,TOUT2的工藝不均一性信號中的脈沖或邊沿的行進時間，篩選合格品和不合格品。對于不合格品，根據(jù)其不合格程度，采用切斷熔斷絲H1、H2、H3的辦法，控制在延遲電路串1、2中的脈沖或邊沿的行進速度，就可以變成為合格品。此外，若把電容器C1、C2、C3的大小，例如作成為1∶2∶4，則可進行8個步驟的控制，同樣，如果作為電容器C1、C2、C3準備4種的話，則可進行16個步驟的控制。發(fā)明的效果如上所述，倘采用本發(fā)明的同步延遲電路裝置，由于根據(jù)因外部時鐘的頻率的測定，要使用的電源電壓的測定，芯片的器件不均一性的測定等所產生的裝置狀態(tài)的結果，來控制延遲電路串的全體的延遲時間，所以在低頻使用的時候也可以防止時鐘或邊沿超出初級(第1)的延遲電路串的現(xiàn)象，作為結果，將變成為可以正確地動作以確保適度的延遲時間的同時，還能以小的規(guī)模構成裝置。
權利要求
1．一種同步延遲電路裝置，該裝置具備輸入外部時鐘并作為第1延遲時間輸出的輸入緩沖器；把內部時鐘作為第2延遲時間輸出的時鐘驅動器；具有本身為第1和第2延遲時間的總和的延遲時間的假延遲電路；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時用假延遲電路的輸出測定一定的期間的時間差的第1延遲電路串；由具有規(guī)定的延遲時間的規(guī)定個數(shù)的延遲電路構成的同時再現(xiàn)所測定的時間差并向時鐘驅動器輸出的第2延遲時間串，其特征在于還具備裝置狀態(tài)測定裝置，用于輸出表示測定裝置的狀態(tài)后的結果的裝置狀態(tài)測定信號；延遲時間控制裝置，用于根據(jù)上述裝置狀態(tài)測定信號，采用控制上述第1和第2延遲電路串的脈沖或邊沿的行進速度的辦法，控制上述規(guī)定的延遲時間。
2．權利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測定裝置，是作為上述裝置狀態(tài)測定信號，輸出表示測定了上述外部時鐘的頻率的結果的頻率測定信號的頻率測定裝置，上述延遲時間控制裝置根據(jù)上述頻率測定信號來控制上述規(guī)定的延遲時間。
3．權利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測定裝置，是作為上述裝置狀態(tài)測定信號，輸出表示測定了要使用的電源電壓的結果的電壓值測定信號的電壓測定裝置，上述延遲時間控制裝置根據(jù)上述電壓值測定信號來控制上述規(guī)定的延遲時間。
4．權利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測定裝置，是作為上述裝置狀態(tài)測定信號，輸出表示測定了芯片器件不均一性的結果的不均一性狀態(tài)測定信號的不均一性測定裝置，上述延遲時間控制裝置根據(jù)上述不均一性狀態(tài)測定信號來控制上述規(guī)定的延遲時間。
5．權利要求1所述的同步延遲電路裝置，其特征是上述裝置狀態(tài)測定裝置，由作為上述裝置狀態(tài)測定信號，輸出表示測定了上述外部時鐘的頻率的結果的頻率測定信號的頻率測定裝置，和作為上述狀態(tài)測定信號，輸出表示測定了要使用的電源電壓的結果的電壓值測定信號的電壓測定裝置這兩個裝置構成，上述延遲時間控制裝置，具有輸入上述頻率測定信號和上述電壓值測定信號的外部輸入端子，而且，根據(jù)該頻率測定信號和該電壓值測定信號對上述脈沖或邊沿的行進速度進行控制。
6．權利要求4所述的同步延遲電路裝置，其特征是上述不均一性測定裝置含有設于上述第1延遲電路串上的2個外部輸出端子，該2個外部輸出端子的目的是用作為上述不均一性狀態(tài)測定信號根據(jù)來自外部的輸入信號來切斷熔斷絲，控制上述第1延遲電路串和上述第2延遲電路串中的上述脈沖或邊沿的行進速度，并輸出已對表示測定了電路串全體的延遲時間的結果的芯片工藝的不均一性進行了評價的工藝不均一性。
全文摘要
提供可以正確地動作以確保適度的延遲時間的同時,還可以用小的規(guī)模構成的同步延遲電路裝置。解決方案是:本同步延遲電路裝置除具備輸入緩沖器3,時鐘驅動器4,假延遲電路5和延遲電路1、2之外,還具備由輸出表示測定了外部時鐘CLK1的頻率的結果的頻率測定信號的頻率測定電路10,和采用根據(jù)頻率測定信號控制延遲電路串1、2的脈沖或邊沿的行進速度的辦法控制規(guī)定的延遲時間的延遲時間控制電路11。
文檔編號H03H11/26GK1213897SQ9812008
公開日1999年4月14日 申請日期1998年10月6日 優(yōu)先權日1997年10月6日
發(fā)明者南公一郎 申請人:日本電氣株式會社