專(zhuān)利名稱(chēng)：糾錯(cuò)碼解碼器再同步裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于糾錯(cuò)碼解碼器再同步裝置的發(fā)明。
就糾錯(cuò)碼解碼器而言，從來(lái)就存在著一個(gè)根本的問(wèn)題，即若不能取得編碼器和解碼器的同步，就不能正確解碼。
本發(fā)明正是針對(duì)解決上述問(wèn)題的。本發(fā)明的目的是檢測(cè)出糾錯(cuò)碼解碼器的同步漂移而使其重新實(shí)現(xiàn)同步。
為達(dá)到以上目的，本發(fā)明采取以下技術(shù)方案本發(fā)明所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于其具有使接收信號(hào)序列位移的位移電路；輸入該位移電路的輸出序列并對(duì)纖錯(cuò)碼進(jìn)行解碼的同時(shí)輸出差錯(cuò)校正子的解碼器；檢測(cè)該差錯(cuò)位“1”發(fā)生率的檢測(cè)電路以及對(duì)應(yīng)該檢測(cè)電路的輸出使上述位移電路進(jìn)行位移的控制電路。
本發(fā)明所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述檢測(cè)電路具有輸入上述差錯(cuò)的移位寄存器和對(duì)該移位寄存器各段的比特“1”進(jìn)行計(jì)數(shù)的加權(quán)計(jì)數(shù)電路，而所述的控制電路在上述加權(quán)計(jì)數(shù)電路的輸出達(dá)到所定值以上時(shí)進(jìn)行位移控制。
所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述控制電路包含有對(duì)上述加權(quán)計(jì)數(shù)電路的輸出和所定值進(jìn)行比較的比較電路。
所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述控制電路要使位移電路進(jìn)行位移時(shí)，上述移位寄存器的內(nèi)容先清“0”。
本發(fā)明所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于所述的糾錯(cuò)碼都是巖垂碼。
無(wú)論是線(xiàn)性分組碼或卷積碼，在對(duì)糾錯(cuò)碼的解碼采用差錯(cuò)校正子解碼法的解碼器中，具有一個(gè)基本的性質(zhì)，即當(dāng)無(wú)錯(cuò)誤時(shí)差錯(cuò)校正子的值為“0”。而當(dāng)解碼器與編碼器脫離同步時(shí)，則在解碼器中誤碼將連續(xù)產(chǎn)生，其結(jié)果使差錯(cuò)校正子的值以約50％的比例成為“1”。這種狀態(tài)不是僅僅由信道噪聲、波形失真、拌動(dòng)干擾等所產(chǎn)生的誤碼。因此當(dāng)檢測(cè)出這種狀態(tài)時(shí)，就能判定發(fā)生了同步失真。為實(shí)現(xiàn)再同步，可以逐次調(diào)整同步定時(shí)，并在差錯(cuò)校正子的值中“0”值多的時(shí)點(diǎn)進(jìn)行再同步，如此維持同步定時(shí)進(jìn)行解碼，后續(xù)裝置就可以利用解碼器的輸出。
本發(fā)明具有以下效果從以上說(shuō)明可以明顯地看到，利用本發(fā)明的同步錯(cuò)誤檢測(cè)裝置，在使用糾錯(cuò)碼進(jìn)行數(shù)字傳輸時(shí)，就能檢測(cè)出終端間所發(fā)生的同步偏離；而利用本發(fā)明的再同步裝置，在使用糾錯(cuò)碼進(jìn)行數(shù)字傳輸?shù)?，通過(guò)取再同步，就可以使糾錯(cuò)動(dòng)作回到正常狀態(tài)。
以下參照附圖，詳細(xì)說(shuō)明
具體實(shí)施例方式

圖1是說(shuō)明本發(fā)明的糾錯(cuò)碼解碼器的再同步裝置構(gòu)成概要的說(shuō)明圖。
圖2是使用巖垂碼作為糾錯(cuò)碼的一個(gè)實(shí)施例的方框圖。
圖3是說(shuō)明圖2實(shí)施例再同步動(dòng)作的說(shuō)明圖。
圖4是巖垂碼解碼器的電路圖。
圖1是本發(fā)明的糾錯(cuò)碼解碼器再同步裝置的概要構(gòu)成說(shuō)明圖。圖中1是位移電路，2是糾錯(cuò)碼解碼器，3是比特“1”發(fā)生率檢測(cè)電路，4是控制電路，a為接收信號(hào)序列，b為解碼序列，接收信號(hào)序列的數(shù)據(jù)輸入到位移電路1，該位移電路1的輸出被輸入到糾錯(cuò)碼解碼器2中。糾錯(cuò)碼解碼器2在輸出解碼序列數(shù)據(jù)的同時(shí)，把差錯(cuò)校正子輸入到比特“1”發(fā)生率檢測(cè)電路3。比特“1”發(fā)生率檢測(cè)電路3的輸出被輸入進(jìn)控制電路4。控制電路4的輸出作為移位控制信號(hào)被輸入進(jìn)位移控制電路1中。
下面說(shuō)明圖1所示構(gòu)成的動(dòng)作。位移電路1是為了使糾錯(cuò)碼解碼器2實(shí)現(xiàn)再同步而設(shè)置的。如果在接收序列上出現(xiàn)了數(shù)據(jù)丟失或數(shù)據(jù)混入，則是因?yàn)榻獯a器與編碼器失去了同步，所以就不能正確解碼。下述的比特“1”發(fā)生率檢測(cè)電路3以及控制電路4檢測(cè)出這種情況時(shí)，通過(guò)使接收前列移位而使解碼器與編碼器取得同步。其結(jié)果就能對(duì)再同步之后的接收數(shù)據(jù)正確解碼。
在位移電路1中，對(duì)應(yīng)于來(lái)自后述的控制電路4的控制輸入，要么原封不動(dòng)的輸出接收信號(hào)序列數(shù)據(jù)，要么把接收信號(hào)序列數(shù)據(jù)位移一定的比特?cái)?shù)而輸出。該規(guī)定的移位比特?cái)?shù)不限于1比特，也可以取幾個(gè)比特。另外，位移的方向可以是使接收序列的數(shù)據(jù)遲延的方向，也可以取其前進(jìn)的方向。不論采用哪種位移方向，都要對(duì)具體裝置中的同步失真狀況進(jìn)行分析，而采用能盡快實(shí)現(xiàn)再同步方向。
作為該位移電路1的具體實(shí)例可以用各種各樣的電路。其中一例利用圖2，如下所述，保持在后續(xù)分組中的最后的輸入被輸入進(jìn)下一后續(xù)分組中。作為其他舉例，有采用1比特或數(shù)比特的移位寄存器來(lái)選擇，要么原封不動(dòng)地輸出接收信號(hào)序列，要么一旦通過(guò)該移位寄存器之后進(jìn)行輸出。在這些應(yīng)用舉例中，在同步時(shí)原封不動(dòng)地輸出接收信號(hào)序列的情況下，再同步操作時(shí)就使接收序列數(shù)據(jù)向遲延方向移位；相反在同步時(shí)一旦接通該移位寄存器之后進(jìn)行輸出的情況下，再同步操作時(shí)就使接收序列數(shù)據(jù)朝前進(jìn)方向移位。此外，所謂1比特移位寄存器意味著1位寄存電路。
在糾錯(cuò)碼解碼器2中，采用差錯(cuò)校正解碼法。這里作為糾錯(cuò)碼不管是漢明碼、BCH碼、R—S(里德—索洛蒙)碼等線(xiàn)性分組碼，或是巖垂碼，Hurgerburger(哈勒巴格)碼等卷積碼都適用。還有，所謂糾錯(cuò)碼的用語(yǔ)是作為糾錯(cuò)碼和檢錯(cuò)碼的總稱(chēng)使用的。即使在使用了檢錯(cuò)碼的裝置中，一旦不能取得與編碼器的同步，也不能正確解碼。
在線(xiàn)性分組碼中，在傳送編碼速率k/n、一致檢驗(yàn)矩陣H的線(xiàn)性碼的碼字w序列時(shí)，加上誤碼字e，接收到的碼字序列為y＝w＋e。這時(shí)把s＝(s1，s2，…，sn－k)＝y(tǒng)HT的n-k階矢量s稱(chēng)為差錯(cuò)校正子。碼字w滿(mǎn)足wHT＝0時(shí)，由于s＝(w＋e)HT＝eHT，因此差錯(cuò)校正子s不管碼字是什么只取決于誤碼字。無(wú)誤碼地，差錯(cuò)核正子總是0。
在卷積碼中，當(dāng)傳送編速率k/n，一致檢驗(yàn)矩陣H的卷積碼的碼字序列W時(shí)，加上錯(cuò)誤序列E＝(E1(D)，……，En(D))，接收序列設(shè)為Y＝(Y1(D)，……Yn(D))(這里D表示遲延運(yùn)算子)，則把S＝(S1(D)，……，Sn－k(D))＝Y(jié)HT的n-k階矢量序列S稱(chēng)為差錯(cuò)校正子。碼字序列W滿(mǎn)足WHT＝0時(shí)，由于S＝(W＋E)HT成為EHT，因此，差錯(cuò)校正子S也與傳送的碼字序列不關(guān)而只取決于誤碼序列E。無(wú)誤碼時(shí)，該校正子S常常是0 。
在比特“1”發(fā)生率檢測(cè)電路3中，可以檢測(cè)出來(lái)自糾錯(cuò)碼解碼器2的差錯(cuò)校正子上“1”的發(fā)生率。當(dāng)同步脫離時(shí)，在糾錯(cuò)碼解碼器2中，由于錯(cuò)誤將連續(xù)產(chǎn)生，因此差錯(cuò)校正子的值以大約50％的比例出現(xiàn)“1”。這種情況并非僅僅由通信傳輸路上的噪聲、波形失真、抖動(dòng)干擾等所能產(chǎn)生的錯(cuò)誤。作為這個(gè)發(fā)生率檢測(cè)電路3的具體舉例，可以采用各種各樣的電路。其中一例利用圖2，并如下所述，是由一定長(zhǎng)度的移位寄存器和對(duì)該寄存器各段輸出的“1”的總數(shù)進(jìn)行計(jì)數(shù)的電路所組成。或者，也可以通過(guò)把一定長(zhǎng)度的移位寄存器器的各段輸出采用邏輯門(mén)來(lái)解碼以實(shí)現(xiàn)錯(cuò)誤率檢測(cè)。另外，也可以根據(jù)移位寄存器所規(guī)定長(zhǎng)度的遲延電路最后一段輸出的“1”從上向下計(jì)數(shù)，或根據(jù)該遲延電路的輸入端的“1”從下向上計(jì)數(shù)，來(lái)對(duì)規(guī)定長(zhǎng)的差錯(cuò)校正子序列中的“1”的總數(shù)進(jìn)行計(jì)數(shù)。
在比特“1”發(fā)生率檢測(cè)電路3中，不僅可以對(duì)差錯(cuò)校正子輸出的“1”在一定的數(shù)據(jù)列中發(fā)生的次數(shù)進(jìn)行計(jì)數(shù)，而且也可以考慮到差錯(cuò)校正子輸出中的“1”存在于規(guī)定長(zhǎng)數(shù)據(jù)列中的位置，并對(duì)應(yīng)于其發(fā)生的時(shí)間而以加權(quán)的方式輸出。
在控制電路4中，把比特“1”發(fā)生率檢測(cè)電路3的輸出與門(mén)限值進(jìn)行比較，當(dāng)在門(mén)限值以上時(shí)，就產(chǎn)生表示脫離同步狀態(tài)的輸出。這里門(mén)限值雖然是以50％為標(biāo)準(zhǔn)的，當(dāng)然可以根據(jù)所采用糾錯(cuò)碼的種類(lèi)、誤碼產(chǎn)生的狀態(tài)等情況適當(dāng)設(shè)定。根據(jù)控制電路4的輸出，位移電路1對(duì)接收信號(hào)序列作一定的位移。該位移一直持續(xù)到表示同步失真狀態(tài)的控制電路4的輸出沒(méi)有了為止，而且按一定的比特間隔一次一次地連續(xù)進(jìn)行，從而使同步定時(shí)逐次調(diào)整。一旦表示非同步狀態(tài)的輸出為0，則后續(xù)裝置就可以重新利用解碼器的輸出。
進(jìn)而，在圖1中，雖然比特發(fā)生率檢測(cè)電路3和控制電路4是按其功能分別記述的，但也可以把兩者作為一個(gè)統(tǒng)一的方框來(lái)實(shí)現(xiàn)。例如在如前所說(shuō)的比特“1”發(fā)生率檢測(cè)電路3的一個(gè)具體便的采用了一定長(zhǎng)度的移位寄存器各段輸出的邏輯門(mén)解碼器中，作為解碼輸出在超過(guò)規(guī)定門(mén)限值時(shí)，可以直接組成產(chǎn)生輸出“1”的邏輯門(mén)。
圖2是纖錯(cuò)碼用巖垂碼的一個(gè)實(shí)施例方框圖。圖中，20是位移電路，21是串并行變換電路，22是巖垂碼解碼器，23是并串行變換電路，24是32段移位寄存器，25是加權(quán)計(jì)數(shù)電路，26是比較電路，27是復(fù)位電路，Y1—Y8是并行輸入，S是差錯(cuò)校正子、W1—W7是并行輸出，a是接收信號(hào)序列，b是解碼序列，d表示同步脫離輸出。接收序列被輸入到位移電路20。移位電路20由后述的比較電路26控制，其輸出輸入到串并行變換電路21中。巖垂碼解碼器22由串并行變換電路21輸入8序列的并行輸入Y1—Y8，而把7序列的并行輸出W1—W7輸出到并串行變換電路23。該并串行變換電路23輸出一串解碼序列。巖垂碼解碼器22也輸出一串差錯(cuò)校正子S。該差錯(cuò)校正子S被輸入到32段的移位寄存器24而成為32位的并行輸出，并被輸入進(jìn)加權(quán)計(jì)數(shù)電路25。比較電路26依據(jù)加權(quán)計(jì)數(shù)電路25的輸出，將表示同步脫離信號(hào)輸出到位移電路20的控制輸入、復(fù)原電路27和其他圖中未表示的相關(guān)電路。復(fù)原電路27輸入表示該同步脫離的信號(hào)并把32位的位移寄存器24置“0”。
巖垂碼是一種眾所周知的卷積碼。檢驗(yàn)矩陣H＝[H1(D)，…，Hn(D)]的要素在i＝1…，n－1時(shí)由Ddi(1＋Dn－i)給出，當(dāng)i＝n時(shí)為1，這里di＝3n－2－2i＋(n－1－i)(n－2－i)/2，編碼速率是(n－1)/n就可以對(duì)長(zhǎng)度小于等于n比特的突發(fā)性錯(cuò)誤給以糾正。為了正確糾錯(cuò)，所必需的最短錯(cuò)誤區(qū)間的保障區(qū)間長(zhǎng)是g＝3n2－2n－1＋n(n－1)(n－2)/2。
在該實(shí)施例中，給出n＝8的具體舉例。因此，編碼速率為7/8，可糾長(zhǎng)度不大于8比特的突發(fā)錯(cuò)誤，而保障區(qū)間長(zhǎng)為168。就巖垂碼編碼器則言，雖未圖示，但可以用42段的移位寄存器實(shí)現(xiàn)。而就其解碼器而言，利用圖4如下所述可以利用7個(gè)42段的移位寄存器和差錯(cuò)模式檢測(cè)器實(shí)現(xiàn)。
從巖垂碼解碼器22輸出的差錯(cuò)校正子S的值是依系統(tǒng)處于同步狀態(tài)還是非同步狀態(tài)以及錯(cuò)誤發(fā)生狀態(tài)的不同而變化的。當(dāng)同步狀態(tài)下無(wú)錯(cuò)誤產(chǎn)生時(shí)，差錯(cuò)校正子的值持續(xù)保持在“0”狀態(tài)。而在同步狀態(tài)下存在著1比特誤碼時(shí)差錯(cuò)校正子S的值在兩處為“1”；而在同步狀下存在著2比特誤碼時(shí)，差錯(cuò)校正子S的值最多于4處為“1”，同樣地，在同步狀態(tài)下存在著8比時(shí)誤碼時(shí)，差錯(cuò)校正子S的值最多于16處為“1”。在非同步狀態(tài)下，差錯(cuò)校正子S的值幾乎以相等的概率出現(xiàn)“0”和“1”。因此，在所謂同步狀態(tài)下錯(cuò)誤發(fā)生少的前提條件下，可以根據(jù)32段移位寄存器24的各段輸出的“1”的個(gè)數(shù)來(lái)檢測(cè)出同步失真狀態(tài)。在通常的線(xiàn)路狀況下，該前提條件是能滿(mǎn)足的。
由巖垂碼解碼器22輸出的差錯(cuò)校正子S被輸入到32段移位寄存器24。該32段移位寄存器24的各段輸出表示著32個(gè)定時(shí)期間全部的差錯(cuò)校正子S的值。因此，通過(guò)知道各段輸出中值“1”的個(gè)數(shù)，就能檢測(cè)出檢測(cè)長(zhǎng)度為32的每個(gè)定時(shí)的比特“1”發(fā)生率。在該實(shí)施例中，由加權(quán)計(jì)數(shù)電路25對(duì)各段輸出值“1”的個(gè)數(shù)進(jìn)行計(jì)數(shù)。
32段移位寄存器24的段數(shù)決定著檢測(cè)長(zhǎng)度。作為檢測(cè)長(zhǎng)度取30—100是適當(dāng)?shù)摹?2段移位寄存器24雖然也可以用作為硬件的移位寄存電路來(lái)實(shí)現(xiàn)，但也可以通過(guò)存儲(chǔ)器的寫(xiě)入/讀出程序的控制實(shí)現(xiàn)同樣的功能。檢測(cè)長(zhǎng)度不到某種程度長(zhǎng)時(shí)，就得不到正確的發(fā)生率，但其長(zhǎng)度一大，則在用硬件實(shí)現(xiàn)該移位寄存器時(shí)，電路的規(guī)模大，而當(dāng)用程序?qū)崿F(xiàn)時(shí)，存儲(chǔ)器的數(shù)量以及處理步驟將會(huì)很多。因此，檢測(cè)長(zhǎng)度的確定要根據(jù)所用通信線(xiàn)路以及所要求的性能冗余來(lái)決定。
加權(quán)計(jì)數(shù)電路25中，作為僅對(duì)32段移位寄存器24的各段輸出值“1”的個(gè)數(shù)計(jì)數(shù)的一種代替，通過(guò)在各段輸出上加入漢明窗等窗函數(shù)來(lái)計(jì)數(shù)也很好。也就是說(shuō)，在移位寄存器中央附近的段的輸出“1”上乘以大的權(quán)重，而在移位寄存器兩端左右的段的輸出“1”上乘以小的權(quán)重即可。這樣一來(lái)，在乘以窗函數(shù)所產(chǎn)生的權(quán)重時(shí)，可以把32段移位寄存器24和加權(quán)計(jì)數(shù)電路25作為整體，以32段FIR濾波器的形式來(lái)實(shí)現(xiàn)。
在比較電路26中，C代表門(mén)限值“16”，把加權(quán)計(jì)數(shù)電路25的輸出與門(mén)限值“16”進(jìn)行比較，而當(dāng)超過(guò)門(mén)限值“16”時(shí)，就輸出表示同步已偏離的信號(hào)。該門(mén)限值取檢測(cè)長(zhǎng)度50％程度的值是適當(dāng)?shù)?，一旦超過(guò)50％，就不能檢測(cè)同步失真或需要很長(zhǎng)的檢測(cè)時(shí)間，相反，一旦低于50％，則判斷是單純的錯(cuò)誤還是同步失真這種判斷錯(cuò)誤將會(huì)提高，因此考慮到這些問(wèn)題門(mén)限值選在“13”—“16”是適當(dāng)?shù)摹?br> 比較電路26中也可以具有滯后作用。例如，加權(quán)計(jì)數(shù)電路25的輸出超過(guò)門(mén)限值“16”時(shí)就輸出表示同步偏離的信號(hào)，之后，當(dāng)門(mén)限值變成“13”以下時(shí)就不輸出表示同步偏離的信號(hào)，這樣作的結(jié)果就能避免再同步工作的不穩(wěn)定。
復(fù)位電路27在從比較電路26輸入了表示同步偏離的信號(hào)時(shí)，把32段移位寄存器24置“0”。如下所述，被遲延了1比特的接收序列直到在巖垂碼解碼器22的差錯(cuò)校正子輸出S上反映出來(lái)為至，變成42段，即成為轉(zhuǎn)送了42個(gè)定時(shí)以后的形式。因此，正如32段移位寄存器24那樣，當(dāng)段數(shù)比42小時(shí)，未必要重新復(fù)位。但是當(dāng)把該32段移位寄存器24的段數(shù)作成比方100段時(shí)，復(fù)位就是必要的。
也可以用其他一些具體電路實(shí)現(xiàn)加權(quán)計(jì)數(shù)電路25的功能。比如，通過(guò)把32段移位寄存器24各段的輸出輸入到邏輯門(mén)來(lái)解碼也就能實(shí)現(xiàn)這種功能。此時(shí)，通過(guò)加權(quán)計(jì)算可以完成解碼。進(jìn)而，作為解碼輸出，當(dāng)超過(guò)規(guī)定門(mén)限時(shí)，就根據(jù)編排產(chǎn)生1輸出的邏輯門(mén)，就能把加權(quán)計(jì)數(shù)電路25和比較電路26作為一體來(lái)實(shí)現(xiàn)。還有圖2所示的所有方框的全部功能，或者一部分功能也可以通過(guò)存儲(chǔ)器和程序軟件實(shí)現(xiàn)。
圖3是說(shuō)明圖2實(shí)施例再同步動(dòng)作的說(shuō)明圖。圖3(A)是表示通常狀態(tài)的說(shuō)明圖，而圖3(B)表示再同步動(dòng)作中狀態(tài)的說(shuō)明圖。圖中20，21是在圖2中已用過(guò)的電路，并表示與圖2相同的含義。在圖3(A)中，位移電路20把接收序列原封不動(dòng)地輸出到串并行變換器21。因此，串并行變換器21把接收序列從第0號(hào)位到第7號(hào)位作為一組Y1—Y8而輸出到后續(xù)的巖垂碼解碼器22中，從而返復(fù)同樣的操作。圖3(A)第16號(hào)位表示被輸入時(shí)。
在圖3(B)中，位移電路20把接收序列直到第15號(hào)位原封不動(dòng)的輸出到串并行變換器21中。這時(shí)，設(shè)位移電路20的狀態(tài)轉(zhuǎn)換。因此，暫時(shí)保持在串并行變換器21上的最后的第15號(hào)位就被輸入到串并行變換器21中。之后，通過(guò)位移電路20的狀態(tài)復(fù)原，第16位以后的接收序列就原封不動(dòng)地由串并行變換器21輸出。串并行變換器21把自第15位至第22位作為一組Y1-Y8，輸出給后續(xù)的巖垂碼解碼器22。結(jié)果，接收序列被遲延1比特輸入到巖垂碼解碼器22。還有在設(shè)計(jì)上，在2比特遲延的情況下，例如使暫時(shí)保持在串并行變換器21中的第14位、第15位的比特再次輸入到串并行變換器21后，第16位以后的接收序列就原封不動(dòng)地被串并行變換器21輸出。
巖垂碼解碼器22配合串并行變換器，輸入一組比特Y1-Y8的變換定時(shí)面輸出差錯(cuò)校正子S。與此相適應(yīng)，在從比較電路26輸出表示同步偏離的信號(hào)時(shí)，位移電路20使接收序列遲延1比特。如下所述，被遲延了1比特接收序列直到被巖垂碼解碼器22的差錯(cuò)校正子S的輸出所完全反映，則到42段×8比特，即42個(gè)變換定時(shí)的336位之后。而且，當(dāng)把32段移位寄存器24作成很長(zhǎng)的段數(shù)，例如100段時(shí)，由于為了再同步動(dòng)作需要重新置位，因此差錯(cuò)校正子S直到移位寄存器全段滿(mǎn)為至必須100次變換定時(shí)。所以在這些變換定時(shí)中，即使在遲緩時(shí)，還能輸出表示同步偏離信號(hào)的情況下，位移電路20就使接收序列再次遲延1比特。這種動(dòng)作返復(fù)進(jìn)行，直到表示同步偏離的信號(hào)沒(méi)有輸出為止。還有，通過(guò)進(jìn)一步推遲使接收序列再度遲延1比特時(shí)間，就能進(jìn)行所謂同步后方保護(hù)。相反，當(dāng)輸出了表示同步偏離的信號(hào)時(shí)，在巖垂碼解碼器22內(nèi)，通過(guò)把從比較接近于輸入的寄存器所得到的不完全的差錯(cuò)校正子S’(后述圖4中的S’)輸入到32段移位寄存器24，可以加快同步的恢復(fù)并進(jìn)行檢測(cè)。進(jìn)而，一些長(zhǎng)度短的突發(fā)錯(cuò)誤只反映在這個(gè)不完全的差錯(cuò)校正子S’上。
圖4是巖垂碼解碼器的電路圖。圖中41是35段移位寄存器，42是28段移位寄存器，43是22段移位寄存器，44是17段移位寄存器，45是13段移位寄存器，46是10段移位寄存器，47是8段移位寄存器，48是加法器，51是7段移位寄存器，52是6段移位寄存器，53是5段移位寄存器，54是4段移位寄存器，55是3段移位寄存器，56是2段移位寄存器，57是1段移位寄存器，61是加法器，62是8段移位寄存器，63是15段移位寄存器，64是21段移位寄存器，65是26段移位寄存器，66是30段移位寄存器，62是33段移位寄存器，71、72、73、74、75、76、77都是1段移位寄存器、81是“10000001”模式檢測(cè)器、82是“1000001”模式檢測(cè)器，83是“100001”模式檢測(cè)器，84“10001”模式檢測(cè)器、85是“1001”模式檢測(cè)器，86是“101”模式檢測(cè)器，87是“11”模式檢測(cè)器，88、89、90是加法器，Y1-Y8是并行輸入，S是差錯(cuò)校正子，W1-W8是并行輸出，S’是不完全的差錯(cuò)校正子。就加法器而言，僅對(duì)一部分加法器作了編號(hào)，其他加法器都省略了編號(hào)。表示各個(gè)移位寄存器四邊形方框內(nèi)的數(shù)字表示該移位寄存器的段數(shù)。而表示各模式檢測(cè)器方框內(nèi)的數(shù)字則表示檢測(cè)的模式。還有所謂的1位移位寄存器意味著1比特寄存。
來(lái)自串并行變換電路21的一組并行輸入Y1-Y8分別被輸入到35段移位寄存器41間～8段移位寄存器47和加法器48中。各移位寄存器41～47的輸出分別被輸入到7段移位寄存器51～1段移位寄存器57中。
8段移位寄存器47、1段移位寄存器57、10段移位寄存器46、2段移位寄存器56、13段移位寄存器45、3段移位寄存器55、17段移位寄存器44、4段移位寄存器54、22段移位寄存器43、5段移位寄存器53、28段移位寄存器42、6段移位寄存器52、35段移位寄存器41、7段移位寄存器51的輸出分別由輸入Y8上依次加法器48等的加法器進(jìn)行加法運(yùn)算，并輸出差錯(cuò)校正子S。
7段移位寄存器51的輸出在有錯(cuò)誤時(shí)則由加法器61進(jìn)行糾錯(cuò)，并輸出W1。同樣地，6段移位寄存器52～1段移位寄存器57的輸出在有錯(cuò)誤時(shí)分別由同樣位置上的加法器進(jìn)行糾錯(cuò)，并分別輸出到8段移位寄存器62～33段移痊寄存器67。而8段移位寄存器62～33段的移位寄存器67的輸出就分別成為W2-W7。在并行輸出W1-W8中，W1-W7被輸出到并串行變換電路23。差錯(cuò)校正子S對(duì)具有分別位于其輸入側(cè)的加法器88等加法器的1段移位寄存器71、72、73、74、75、76、77依次進(jìn)行移位而形成輸出W8。W8在后續(xù)的方框中不被利用。
“10000001”模式檢測(cè)器81-“11”模式檢測(cè)器87分別是檢測(cè)1組并行輸入Y1-Y8中Y1-Y7的錯(cuò)誤的位模式檢測(cè)器。“11”模式檢測(cè)器87輸入差錯(cuò)校正子S和1段移位寄存器71的輸出，當(dāng)檢測(cè)出前者為“1”、后者為“1”時(shí)，就輸出“1”。該輸出通過(guò)與加法器61處于相同位置上的加法器，對(duì)Y7的序列進(jìn)行糾錯(cuò)而輸出給33段移位寄存器67，并輸出糾錯(cuò)了的W7。同時(shí)通過(guò)加法器88，由1段移位寄存器71輸入一側(cè)的加法器89，在把1段移位寄存器71的輸入置為“0”的同時(shí)，由1段移位寄存器72輸入一側(cè)的加法器90，把1段移位寄存器72的輸入置“0”，如此，差錯(cuò)校正子的序列“11”成為“00”。
同樣地“101”模式檢測(cè)器87輸入差錯(cuò)校正子S和1段移位寄存器72的輸出，而當(dāng)檢測(cè)出差錯(cuò)校正子S為“1”、1段移位寄存器72的輸出為“1”時(shí)，就輸出“1”。本來(lái)在1段移位寄存器71的輸出為“0”時(shí)也必須進(jìn)行檢測(cè)，但當(dāng)1段移位寄存器71的輸出為“1”時(shí)也必須進(jìn)行檢測(cè)，但當(dāng)1段較位寄存器71的輸出為“1”時(shí)，前面已經(jīng)說(shuō)明過(guò)由于由“11”模式檢測(cè)器87的糾錯(cuò)而被糾正，因此這種情況下的檢測(cè)就不必要了。按照該輸出，對(duì)Y6序列進(jìn)行差錯(cuò)糾正而輸出到30段移位寄存器66，并輸出糾錯(cuò)了的W6。同時(shí)差錯(cuò)校正子的序列“101”置為“000”。
同樣地根據(jù)“1001”模式檢測(cè)器85-“10000001”模式檢測(cè)器進(jìn)行錯(cuò)誤檢測(cè)時(shí)，各個(gè)輸入序列Y5-Y1由與加法器61處于同樣位置上的加法器、或者加法器61進(jìn)行糾錯(cuò)，并分別通過(guò)26段移位寄存器65-8段移位寄存器及加法器61而輸出W5-W1。還有，在該電路中因?yàn)楹罄m(xù)電路不利用W8，所以關(guān)于Y8序列的錯(cuò)誤就不能糾正。
差錯(cuò)校正子S是從位于Y1序列的7段移位寄存器的輸出被加到Y(jié)8序列之后的地方取出來(lái)的。因此并行輸入Y1-Y7直到被完全反映于差錯(cuò)校正子S上時(shí)，就是42段×8比特、即42個(gè)變換定時(shí)的336比特之后了。正如前面已經(jīng)說(shuō)明過(guò)的，為了加快同步的恢復(fù)并能進(jìn)行檢測(cè)，Y3序列的5段移位寄存器的輸出從加到Y(jié)8序列之后的地方取出不完全的差錯(cuò)校正子S’，在檢測(cè)出同步偏離以后把S’替換差錯(cuò)校正子S，并可以輸入到32段移位寄存器24。作為更進(jìn)一步的變形例，為了檢測(cè)出同步偏離，常常把該不完全的差錯(cuò)校正子S’輸入到32段移位寄存器24，就可以很快地檢測(cè)出同步偏離。
權(quán)利要求
1.糾錯(cuò)碼解碼器再同步裝置，其特征在于它具有使接收信號(hào)序列位移的位移電路；輸入該位移電路的輸出序列并對(duì)糾錯(cuò)碼進(jìn)行解碼的同時(shí)輸出差錯(cuò)的校正子的解碼器；檢測(cè)該差錯(cuò)位發(fā)生率的檢測(cè)電路和對(duì)應(yīng)于該檢測(cè)電路的輸出使上述位移電路進(jìn)行位移的控制電路。
2.如權(quán)利要求1所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述的檢測(cè)電路具有輸入上述差錯(cuò)校正文的移位寄存器和對(duì)該移位寄存器的各段的比特“1”進(jìn)行計(jì)數(shù)的加權(quán)計(jì)數(shù)電路，而上述的控制電路在上述加權(quán)計(jì)數(shù)電路的輸出達(dá)到所定值以上時(shí)進(jìn)行位移的控制。
3.如權(quán)利要求2所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述控制電路包含有對(duì)上述加權(quán)計(jì)數(shù)電路的輸出和所定值進(jìn)行比較的比較電路。
4.如權(quán)利要求2或3所述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述控制電路要使位移電路進(jìn)行位移時(shí)，上述移位寄存器的內(nèi)容先請(qǐng)“0”。
5.如權(quán)利要求1、2、3或4述的糾錯(cuò)碼解碼器再同步裝置，其特征在于上述的糾錯(cuò)碼都是巖垂碼。
全文摘要
本發(fā)明提供一種能檢測(cè)出糾錯(cuò)碼解碼器同步偏離并實(shí)現(xiàn)再同步的糾錯(cuò)碼解碼器再同步裝置。其具有使接收信號(hào)序列位移的位移電路、輸入該位移電路的輸出序列并對(duì)糾錯(cuò)碼進(jìn)行解碼的同時(shí)輸出差錯(cuò)的校正子的解碼器、檢測(cè)該差錯(cuò)位發(fā)生率的檢測(cè)電路和對(duì)應(yīng)于該檢測(cè)電路的輸出使上述位移電路進(jìn)行位移的控制電路。
文檔編號(hào)H03M13/00GK1123490SQ9511824
公開(kāi)日1996年5月29日 申請(qǐng)日期1995年10月27日 優(yōu)先權(quán)日1994年10月28日
發(fā)明者村上恭通 申請(qǐng)人:村田機(jī)械株式會(huì)社