專利名稱：高速可變長度解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可變長度解碼器，更具體地講，涉及通過減少碼字解碼處理周期之間的空閑時間，能夠提供高速的解碼操作的高速可變長度解碼器。
可變長度編碼是一種經(jīng)常用于有效數(shù)據(jù)壓縮的技術(shù)。這種技術(shù)用于根據(jù)統(tǒng)計(jì)上的數(shù)據(jù)出現(xiàn)率，變換固定長度數(shù)據(jù)為可變長度的碼字。以這樣的方式選擇碼字的長度，即較短的碼字被用于代表較多經(jīng)常出現(xiàn)的數(shù)據(jù)，及較長的碼字被選擇為代表較少經(jīng)常出現(xiàn)的數(shù)據(jù)。通過適當(dāng)?shù)刂付勺冏珠L的碼字到一個的所有可能的源碼字程序庫，可變字長碼字的平均字長變得短于原來的數(shù)據(jù)，因此使其有可能實(shí)現(xiàn)有效的數(shù)據(jù)壓縮。
在這種連接中，漢明(Huffman)碼設(shè)計(jì)是一種通常用于構(gòu)成對于已知數(shù)據(jù)統(tǒng)計(jì)的最小冗余度的可變字長碼的處理方法。一般來說，編碼的過程可以通過利用一查詢表來實(shí)現(xiàn)。
在數(shù)字視頻系統(tǒng)中，數(shù)據(jù)的速率通常是非常高的。因此，對于用于這種系統(tǒng)的可變字長編碼器或解碼器的主要要求是這種編碼或解碼以一個高速度實(shí)現(xiàn)。為了實(shí)現(xiàn)高速度的編碼或解碼，可能需要利用一種通常所公知的并行處理技術(shù)。對于輸入到可變字長編碼器是固定字長的數(shù)據(jù)來說，是相當(dāng)容易分隔它們以用于對其的并行處理。
然而，解碼處理是更為復(fù)雜的，由于這樣一個事實(shí)，即其具有可變長度，在其可被解碼為源符號之前，每個碼字必須從接收的比特流中被分段，這使其難于利用并行處理技術(shù)。由于這種限制，輸入數(shù)據(jù)通常利用稱為比特串行解碼器在逐比特的基礎(chǔ)上被解碼的。
通常用于解碼可變長度碼字的碼流的比特串行解碼設(shè)備的一種是例如于1990年2月6日授權(quán)給Gary Kahan的美國專利4899149中公開的采用樹形搜索標(biāo)法的VLC解碼器。在這種裝置中，可變字長碼由具有作為葉的碼字的樹來表示(葉也稱為終端節(jié)點(diǎn))。該解碼處理從碼樹的根開始并被接收的比持流引導(dǎo)以跟隨每個節(jié)點(diǎn)上的兩個分支的一個之后。當(dāng)?shù)竭_(dá)一個葉時，一個碼字的一端被檢測并從剩余的比特流被分段。這種類型的解碼裝置包括對應(yīng)于該樹的邏輯電路和橫斷該碼樹的控制電路。然而，這種方法是相當(dāng)慢的，特別是對于長的碼字，因?yàn)閷τ诿總€解碼的符號，要求通過該碼樹進(jìn)行逐比特的搜索。
另外一個類型的比特串行解碼器的例字是于1989年8月1日授權(quán)給A·Mukherjee的美國專利4853696中公開的。這個比特串行解碼器也是通過利用漢明樹實(shí)現(xiàn)的。但是這個比特串行解碼器不能滿足視頻系統(tǒng)的高數(shù)據(jù)速率的要求，因?yàn)樗慕獯a速率太低，即僅一個比特周期。
因此，已經(jīng)感覺到需要某種并行地處理以有效地實(shí)現(xiàn)一種可變長度解碼器。因此，所建議的技術(shù)的一種是將待編碼的數(shù)據(jù)分隔成一些段并在每個相鄰的段之間插入一個唯一字。唯一字是指不能由各個碼字的組合產(chǎn)生的一個字。在解碼器中，唯一字被用來識別各相鄰段之間的邊界。在這種方案中，若干可變長度解碼器被采用以同時或并行地解碼同樣數(shù)同的段。
雖然，高的并行性可以由這種結(jié)構(gòu)來實(shí)現(xiàn)，但存在著一些缺點(diǎn)，首先，要求大量的附加的硬件。第二這種類型的解碼器僅可能與使用唯一字系統(tǒng)的編碼器一起使用。另外，唯一字的插入將進(jìn)一步降低壓縮效率。
如上所述，與可變長度解碼器(VLD)相關(guān)的困難之一是輸入碼字的長度是事先不知道的。然而，一旦輸入的碼字的長度已知，解碼器即可以相當(dāng)容易地開始對其解碼。
利用上面的思路，用于可變長度解碼器的一并行結(jié)構(gòu)已經(jīng)公開在于1993年7月6日授權(quán)給Jinn-Shyan Wang等人的美國專利5225832中。
如

圖1所示，公開在這篇文章中的VLD包括具有緩沖器101和移位器103的接口電路，具有解碼器可編程邏輯陣列(PLA)151和長度PLA153的查詢表存儲器150，及產(chǎn)生具有預(yù)定時鐘周期的時鐘信號的時鐘(未示出)。
正如從圖1可以看出的那樣，接口電路100暫時存儲2n比特的可變長度編碼的串行輸入比特流(其中n是正整數(shù))并在每個時鐘周期，從輸入比特流中并行輸出具有預(yù)定數(shù)目比特的目標(biāo)比特流。查詢表存儲器150解碼來自接口電路100的目標(biāo)比特流以輸出一個解碼的符號及對應(yīng)于該解碼的符號的碼字長度。
從查詢表存儲器150輸出的長度被反饋到移位器120作為移位器的控制信號。
圖1的并行解碼器的速度是每時鐘周期一個碼字。這大大地快于上面所討論的串行比特解碼器的每個時鐘周期一個比特的速度。并且，圖1的并行解碼器不要求利用唯一字來將編碼的比特流分隔成段。
然而，雖然可以利用小于一個時鐘周期解碼一個碼字，但是，因?yàn)樵揤LD僅允許每個時鐘周期解碼一個碼字。該VLD仍處于空閑狀態(tài)直至下一個時鐘周期開始。因此，這將阻礙或降低VLD的操作速度。
因此，本發(fā)明的主要目的是提供一個高速可變字長解碼器，該解碼器通過減少碼字解碼處理周期之間的空閑時間提供高速度的解碼操作。
根據(jù)本發(fā)明，提供一種可變長度碼的解碼裝置，該裝置包括一個的接口裝置，用于存儲2n比特可變長度編碼的串行輸入比特流，n是一個正整數(shù)，并響應(yīng)于一個控制信號，并行輸出一個具有預(yù)定數(shù)目比特的目標(biāo)比特流；一個查詢表存儲器，用于解碼來自接口裝置的目標(biāo)比特流并輸出一個與其碼字長度數(shù)據(jù)在一起的解碼的符號；及一個控制器，用于存儲一具有可變長度數(shù)據(jù)的表，其中該可變長度數(shù)據(jù)包括每個碼字和其相應(yīng)的解碼的符號，并接收來自接口裝置的目標(biāo)比特流和來自查詢表存儲裝置的解碼的符號并將在目標(biāo)比特流中的碼字和解碼的符號與在該表中的可變長度數(shù)據(jù)進(jìn)行比較以產(chǎn)生控制信號。
本發(fā)明的上述及其他目的和特征從下面結(jié)合附圖的各優(yōu)選實(shí)施例的描述中將變得顯而易見，附圖中圖1是常規(guī)的VLC解碼裝置的框圖；及圖2是根據(jù)本發(fā)明的VLC解碼裝置的框圖。
根據(jù)本發(fā)明的可變長度解碼器(VLD)如圖2所示。該VLD包括接口電路200，查詢表存儲器220，控制電路240。
接口電路200適合接收和保持一個2n比特的可變長度編碼的串行輸入的比特流(其中n是正整數(shù))并從該輸入的比特流中并行抽取具有預(yù)定比特?cái)?shù)目的目標(biāo)比特流。出于說明該優(yōu)選實(shí)施例的目的，選擇16比特?cái)?shù)據(jù)作為目標(biāo)比特流，雖然也可以應(yīng)用其他長度的數(shù)據(jù)。如圖2所示，接口電路200包括一個緩沖器201和一個移位器203。查詢表存儲器2202包括一個解碼器PLA221和長度PLA223。此外控制電路240包括一個解碼檢測單元241、一個控制信號生成單元243和一個產(chǎn)生具有預(yù)定時鐘周期的時鐘信號的時鐘245。
在接口電路200中，緩沖器201包括兩個鎖存器(未示出)。在各鎖存器中的比特位置的數(shù)目等于用于該系統(tǒng)中的最長碼字(例如，16比特)，這樣兩個鎖存器一起具有總的比特位置數(shù)目等于系統(tǒng)中最長碼字的長度的兩倍(例如，32比特)。
移位器203確定緩沖器201的兩個鎖存器中的一窗口的長度。另外，這個窗口位置是可變的。緩沖器201的兩個鎖存器填充輸入的比特流。開始，移位器203確定與緩沖器201的第一鎖存器在空間上共同擴(kuò)張的一個窗口。響應(yīng)于來自控制電路240的控制信號，移位器203提供目標(biāo)比特流的16比特到查詢表存儲器220和控制電路240。
查詢表存儲器220解碼從移位器203饋送的目標(biāo)比特流并輸出解碼的符號和對應(yīng)于該解碼的符號的碼字的長度。正如公開在Ming-Ting sun等人的文章“用于數(shù)字HDTV應(yīng)用的熵編碼系統(tǒng)(AnEntropy Coding System for Digital HDTV Applications)”IEEE Transactionson Circuits and System for Video Technology，NO.1，147～155PP，(1991年3月)中的那樣，查詢表存儲器220可能便利地用可編程邏輯陣列(PLA)來實(shí)現(xiàn)。在以PLA為基礎(chǔ)的查詢表存儲器220中，解碼器PLA221用于檢測在輸入目標(biāo)比特流中特定輸入碼字的存在以提供解碼的符號，即一個對應(yīng)于該碼字的固定長度(例如，8比特)的字。解碼的符號被饋給一個逆量化器(未示出)和控制電路240。且長度PLA223將每個檢測的碼字的長度提供給移位器203和解碼檢測單元241。
響應(yīng)于該控制信號，移位器203累加從長度PLA223饋送的碼字長度。由移位器203確定的窗口然后被移位到由累加的碼字長度偏移的位置且移位器203提供新的目標(biāo)比特流到查詢表存儲器220。因此，待解碼的下一個碼字總是從移位器輸出的引導(dǎo)比特開始。
當(dāng)累加的碼字長度等于或超過16比特時，第二鎖存器的內(nèi)容被移入第一鎖存器且新的數(shù)據(jù)比特被寫入第二鎖存器。然后移位器203確定一個窗口，該窗口包括現(xiàn)在在第一鎖存器中尚未被解碼的各比特和來自第二鎖存器總數(shù)達(dá)16比特的足夠的比特。
解碼檢測單元241并行地從移位器203接收16比特的目標(biāo)比特流和來自解碼器PLA221的解碼的8比特符號。類似于查詢表存儲器220，解碼檢測單元241是用可編程邏輯陣列(PLA)實(shí)現(xiàn)的。也就是說，解碼檢測單元241具有一“與”平面(AND-Plane)(未示出)和“或”平面(未示出)。具有小于目標(biāo)比特流長度的長度(例如，12比特)的相對簡單的碼字和對應(yīng)于該碼字的解碼的符號按照其比特模式被表示為在“與”平面內(nèi)的一個輸入。當(dāng)包括目標(biāo)比特流和解碼的符號的輸入比特流與“與”平面內(nèi)的一個輸入匹配時，“或”平面產(chǎn)生一個解碼檢測信號，該信號表示在目標(biāo)比特流中的碼字的解碼完成?？刂菩盘柹蓡卧?43從解碼檢測單元241接收時鐘信號和解碼檢測信號并提供控制信號到移位器203。具體地講，如果在一個時鐘周期期間沒有解碼檢測信號的輸入，則控制信號生成單元243在下一個時鐘周期的開始生成控制信號。但是，如果在一個時鐘周期期間輸入解碼檢測信號，則控制信號生成單元243，響應(yīng)于該解碼檢測信號生成控制信號。
因此，當(dāng)在查詢表存儲器220中的一個碼字的解碼完成時，本發(fā)明的VLD能夠無任何空閑時間地立即開始下一個碼字的解碼。
雖然結(jié)合具體的實(shí)施例對本發(fā)明進(jìn)行了描述，但對于本專業(yè)的技術(shù)人員而言，在不背離由后附的權(quán)利要求書所限定的半發(fā)明的精神與范圍的情況下，做出各種改變和改進(jìn)將是顯而易見的。
權(quán)利要求
1.一種可變長度碼解碼裝置，包括一個接口裝置，用于存儲2n比特可變長度編碼的串行輸入碼流，n是一個正整數(shù)，并響應(yīng)于一個控制信號，并行輸出具有預(yù)定比特?cái)?shù)目的目標(biāo)比特流；一個查詢表存儲裝置，用于解碼來自接口接置的目標(biāo)比特流并輸出一個與其碼字長度數(shù)據(jù)一起的解碼的符號；及一個控制裝置，用于存儲一個具有可變長度數(shù)據(jù)的表，所述可變長度數(shù)據(jù)包括每個碼字和其對應(yīng)的解碼的符號，并接收來自接口裝置的目標(biāo)比特流和來自查詢表存儲裝置的解碼的符號并將在目標(biāo)比特流中的碼字和解碼的符號與在表中的可變長度數(shù)據(jù)進(jìn)行比較以生成控制信號。
2.根據(jù)權(quán)利要求1的可變長度碼解碼裝置，其中所述控制裝置包括一個解碼檢測裝置，用于存儲具有可變長度數(shù)據(jù)的表，所述可變長度數(shù)據(jù)包括每個碼字和其相應(yīng)的解碼符號，并且，如果在來自接口裝置的目標(biāo)比特流中的碼字和來自查詢表存儲裝置的解碼符號與在表中的可變長度數(shù)據(jù)是相同的，則產(chǎn)生一個解碼檢測信號；用于產(chǎn)生具有預(yù)定時鐘周期的時鐘信號的裝置；及一個控制信號生成裝置，用于根據(jù)時鐘信號和解碼檢測信號生成控制信號。
全文摘要
一種可變長度碼解碼裝置，存儲一個文檔編號H03M7/42GK1129883SQ95117538
公開日1996年8月28日 申請日期1995年11月17日 優(yōu)先權(quán)日1994年11月17日
發(fā)明者金圭奭 申請人:大宇電子株式會社