專利名稱：重定序系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種重定序系統(tǒng)，該系統(tǒng)用于對由首開關(guān)節(jié)點、緩沖區(qū)寄存器和次開關(guān)節(jié)點(包括連接到該節(jié)點上的重定序裝置)的級聯(lián)所傳送的單元流中的單元重新定序。
這樣一個重定序系統(tǒng)在技術(shù)上是已知的，例如，T.R.Bannizae.a.在有關(guān)通訊系統(tǒng)的若干精選領(lǐng)域的IEEE雜志(Vol.9，No.8，1991年10月，pp.1255—1264)上發(fā)表的論文”ATM開關(guān)的VLSI和技術(shù)”，文中的重定序系統(tǒng)包括了緩沖區(qū)寄存器和次開關(guān)節(jié)點之間的一個輸入電路，該電路把由時間標記發(fā)生器提供的時間標記值分配給作用到該輸入電路的輸入端上的每個單元(在這些單元被次開關(guān)節(jié)點轉(zhuǎn)換之前)，執(zhí)行這一轉(zhuǎn)換操作之后，該單元通過重定序部件得到了一個附加的可變延遲，適當(dāng)選擇這一延遲，使該單元在輸入電路的輸入和重定序部件的輸出之間所得到的全部延遲為一個恒定值。
這些由首開關(guān)節(jié)點轉(zhuǎn)換的單元，在被送到次開關(guān)節(jié)點之前，暫時存放在輸出緩沖區(qū)中。這樣一個輸出緩沖區(qū)是需要的，目的是避免在一個單元時間內(nèi)，來自首開關(guān)節(jié)點的不同輸入端的不同單元都被轉(zhuǎn)換到首開關(guān)節(jié)點的同一個輸出上而可能造成的輸出碰頭。由于這種輸出緩沖，這些單元受到了附加的非恒定延遲，即延遲跳動。
本發(fā)明的一個目的是提供上述已知類型的重定序系統(tǒng)，但在該系統(tǒng)中，至少能部分地消除延遲跳動。
根據(jù)本發(fā)明的原理，能達到上述目的是由于這樣的一個事實所述的重定序系統(tǒng)進一步包括一個延遲測量電路，該電路連接到所述的緩沖區(qū)寄存器上，并被修改用來測量在所述的緩沖區(qū)寄存器中每個單元所受到的時間延遲，系統(tǒng)還包括另一種裝置，能把為每個單元測量的延遲傳送到所述的重定序裝置上，而重定序裝置經(jīng)過調(diào)節(jié)，在所述的單元被所述的次開關(guān)節(jié)點轉(zhuǎn)換之后，使該單元的時間延遲等于預(yù)定的恒定時間延遲值和所述的被傳送過來的延遲值二者之差。
這樣，緩沖區(qū)所引起的延遲跳躍就能從重定序裝置的輸出中消除。
本發(fā)明的另一個特征是所述緩沖區(qū)寄存器的一個輸出和某個開關(guān)節(jié)點輸入之間的延遲是恒定的。
這樣，單元所受到的全部延遲就等于被傳送的緩沖區(qū)延遲、緩沖區(qū)寄存器輸出和開關(guān)節(jié)點輸入之間的恒定延遲以及由重定序裝置提交給該單元的差別時間延遲之和。即，等于緩沖區(qū)寄存器輸出和開關(guān)節(jié)點輸入之間的恒定延遲以及預(yù)定的恒定時間延遲之和。因此，緩沖區(qū)寄存器的輸入和重定序裝置的輸出之間的這一全部延遲是恒定的，并且消除了延遲跳躍。
本發(fā)明還有一個進一步的特征被用在一個開關(guān)系統(tǒng)中，該系統(tǒng)包括若干互連的重定序段，而每個段又包括一個緩沖區(qū)寄存器和開關(guān)節(jié)點的級聯(lián)。
因此，當(dāng)該開關(guān)系統(tǒng)包括從系統(tǒng)的輸入之一到系統(tǒng)的輸出之一的幾個路徑時，每個路徑由若干相同重定序段的互連所構(gòu)成，而每個段2由一個所述的緩沖區(qū)寄存器和所述的開關(guān)節(jié)點的串聯(lián)所構(gòu)成，同一單元流的單元(作用到開關(guān)系統(tǒng)的輸入上)可通過這些不同的路徑被傳送到開關(guān)系統(tǒng)的輸出，于是每個這樣的重定序段都能進行重定序，只受預(yù)定的恒定值對每個重定序段都是相同的。實際上，由于延遲跳躍已經(jīng)被消除，上述每個路徑的總延遲就是相同的，即等于路徑中重定序段個數(shù)的積，這對于每個路徑都是相同的，即預(yù)定的恒定值。
注意當(dāng)路徑中重定序段的個數(shù)對于所有的路徑不相同時，必須選擇好預(yù)定的恒定值，使路徑中所有重定序段的值之和對于所有的路徑都是相同的。
下面結(jié)合附圖參考一個實施例的描述將使得本發(fā)明上述及其他的目的和特征更加明確，也有助于更好地理解本發(fā)明。其中

圖1給出了一個具有根據(jù)本發(fā)明設(shè)計的重定序系統(tǒng)的重定序段RSS，并且在其前面和后面給出了重定序段RSS′，并且在其前面和后面給出了重定序段RSS′和RS"的部分線路；
圖2更詳細地給出了圖1中的延遲測量電路DDM和輸出緩沖區(qū)OB的部分線路；圖3更詳細地給出了圖1中延遲測量電路DDM和輸出緩沖區(qū)OB部分的另一種實施方案；圖4表示一個包含了若干圖1所示類型的重定評段的開關(guān)系統(tǒng)。
圖1所示的系統(tǒng)是后面要討論的圖4中開關(guān)系統(tǒng)的一部分，它是由以下部件的串聯(lián)組成的一個開關(guān)節(jié)點SN′，一個由時間標記發(fā)生器TSG′控制的重定序部件RSU′，一個重定序段RSS，一個延遲測量電路DDM′和一個輸出緩沖區(qū)OB′。重定序段RSS包括入口ILT和出口OLT之間的級聯(lián)，其中有延遲測量電路DDM，輸出緩沖區(qū)OB，輸入電路IC，開關(guān)節(jié)點SN，寄存器REG和重定序部件RSU。輸入電路IC和重定序部件RSU的控制輸入連接到時間標記發(fā)生器TSG的一個輸出端。開關(guān)節(jié)點SN有許多輸入端和輸出端，但圖中只給出了一個輸入IPT和一個輸出OPT。寄存器REG有一個時間標記存儲單元TS和一個緩沖區(qū)延遲存儲單元BD，分別用來存放一個已存儲在REG中的單元的時間標記字段和緩沖區(qū)延遲字段的內(nèi)容。TS同減法器電路SUB的正輸入端連接，而BD則連接到其負輸入端。SUB的輸出同重定序部件RSU的時間標記輸入連接。
圖2更詳細地給出了延遲測量電路DDM和輸出緩沖區(qū)OB。延遲測量電路DDM包括延遲分配電路IDC，加法器電路SUM，緩沖區(qū)BUF，重置電路RES和時鐘電路CLK。延遲分配電路IDC的單元輸入和輸出分別構(gòu)成了延遲測量電路DDM的輸入和輸出。延遲分配電路IDC的一個延遲輸入連接到加法器電路SUM的一個輸出，并通過緩沖區(qū)BUF連接到其正輸入端。延遲分配電路IDC的一個寫輸出W連接到輸出緩沖區(qū)OB的一個寫輸入WP，并連接到加法器電路SUM的第二個正輸入端。時鐘電路CLK的一個輸出連接到輸出緩沖區(qū)OB的讀輸入RP，并連接加法器電路SUM的負輸入端。最后，輸出緩沖區(qū)OB的讀和寫輸入RP和WP連接重置電路RES的不同輸入端，而RES的輸出則連接時鐘電路CLK的重置輸入端。
圖3較為詳細地給出了延遲測量電路DDM和輸出緩沖區(qū)OB的第二種可能的實施方案，但在這里，延遲測量電路DDM在輸出緩沖區(qū)OB的后面，而不是在它的前面。它包括一個延遲分配電路IDC，一個處理器PROC和一個時鐘電路CLK。延遲分配電路IDC的單元輸入和輸出也分別構(gòu)成了延遲測量電路DDM的輸入和輸出。延遲分配電路IDC的一個延遲輸入連接到處理器PROC的一個輸出，重定序部件RSU′(不屬于該重定序段RSS，而是在其前面)的時間標記輸出連接到處理器PROC的第一輸入，時鐘電路CLK的輸出連接輸出緩沖區(qū)OB的讀輸入RP，并連接處理器PROC的第二輸入，處理器PROC的重置輸出連接時鐘電路CLK的重置輸入RES。這個時鐘電路CLK與圖1所示的時間標記發(fā)生器同步。
圖4所示的開關(guān)系統(tǒng)包括一個首開關(guān)節(jié)點SN1，該節(jié)點有若干個輸入端，但圖中只給出了一個，即構(gòu)成開關(guān)系統(tǒng)一個輸入的輸入端IN，該節(jié)點還有若干輸出，但圖中只給出了輸出011、012和013，分別同輸出緩沖區(qū)OB11、OB12和OB13連接。開關(guān)系統(tǒng)還包括一個次開關(guān)節(jié)點SN2，該節(jié)點有若干輸入，圖中只給出輸入I21、I22和I22，節(jié)點還有若干輸出，圖中只給出一個，即輸出02，02與輸出緩沖區(qū)OB2連接，OB2的輸出構(gòu)成了開關(guān)系統(tǒng)的輸出OUT。輸出緩沖區(qū)OB11、OB12和OB13分別通過第一、第二和第三路徑同輸入I21、I22和I23耦合，第一路徑包括開關(guān)點/輸出緩沖器對SN3/OB/3、SN4/OB4和SN5/OB5的級聯(lián)，第二路徑由開關(guān)節(jié)點/輸出緩沖區(qū)對SN6/OB6和SN7/OB7的級聯(lián)組成，第三路徑包括開關(guān)節(jié)點/輸出緩沖區(qū)對SN8/OB8。這里的第一、第二和第三路徑可以形成所謂的鏈接組，如歐洲的專利申請EP91201915.5(Verhille11)中所描述的那樣。
現(xiàn)在參考圖1至圖4來描述開關(guān)系統(tǒng)的操作過程。
作用于圖4開關(guān)系統(tǒng)的輸入端IN的單元該將被發(fā)送到系統(tǒng)的輸出端OUT，為了達到這一目的，將采用一種能使分布到三個輸出O11、O12和O13的方法，把該單元流的單元轉(zhuǎn)換到SN1的輸出。因此，單元流被分為三個部分的單元流，然后再通過上述的三個路徑分別傳送到輸入I21、I22和I23。在SN2中，再把各個部分的單元流轉(zhuǎn)換到輸出O2，在O2上2出現(xiàn)了初始的單元流，經(jīng)過輸出緩沖區(qū)OB2的緩沖后出現(xiàn)在輸出端OUT。
在上述的開關(guān)系統(tǒng)的情況下，將按照被公開的國際專利申請PCT/EP89100941(Henrion17)中所描述的方法重新定序，然后每個部分單元流的單元將比被重定序的方式出現(xiàn)在輸出端O2上，但對于這個輸出端上被組合的單元流卻不是這樣。實際上，對于上述的第一、第二和第三路徑，總延遲是不同的，因此部分單元流不能正確地被組合。這個問題可以用一個全局重定序操作來解決，即在首開關(guān)節(jié)點SN1之前把時間標記值分配給單元流中的單元，而在次開關(guān)節(jié)點SN2之后對單元重定序。實際上，采用這種方法，不管是通過第一、第二還是第三路徑傳送，輸入IN和輸出O2之間單元流中的所有單元的總延遲都等于同一個恒定值，使得在輸出O2上部分流的組合提供了一個被重定序的組合的單元流。但這種方法的缺點是必須把相互同步的時間標記發(fā)生器分別提供給首開關(guān)節(jié)點和次開關(guān)節(jié)點，或者把由同一個時間標記值發(fā)生器所產(chǎn)生的時間標記值傳送首形關(guān)節(jié)點和次開關(guān)節(jié)點。由于這樣的事實在首開關(guān)節(jié)點SN1之前分配給每個單元以及在次開關(guān)節(jié)點SN2之后提供給重定序部件(圖4中沒有給出)的各個時間標記值的相位必須高度準確地同步(最大相位差約100msec)，因此，當(dāng)不同開關(guān)節(jié)點之間的距離較遠時(幾公里)，上述的兩種情況都可能會出現(xiàn)問題。
根據(jù)本發(fā)明來使用實施例，一個單元流在開關(guān)節(jié)點SN1上被分成不同的部分，然后在開關(guān)節(jié)點SN2的輸出端用正確的方法把它們重新裝配起來，而不需同步時鐘長距離傳送時間標記值。為此，用圖1所示的若干RSS類型的互連的重定序段構(gòu)成了上述的第一、第二和第三路徑中的每一個。第一路徑包括重定序段OB11到SN13、OB3到SN4、OB4到SN5和OB5到SN2，第二路徑包括重定序段OB12到SN6、OB6到SN7、和OB7到SN2，第三路徑包括重定序段OB13到SN6和OB8到SN2。因此，由第一路徑發(fā)送的單元在1N和OUT之間的總延遲等于dsn1＋d11，3＋d3，4＋d4，5＋d5，2＋dob2，其中dsn1為該單元在開關(guān)節(jié)點中受到的總延遲，di，j灰該單元在由輸出緩沖區(qū)OBi(i＝11到13，3到8)和開關(guān)節(jié)點SNj(j＝2到8)構(gòu)成的重定序段中得到的總延遲，而dob2則是該單元在輸出緩沖區(qū)OB2中受到的總延遲。由第二路徑發(fā)送的單元在1N和OUT之間的總延遲等于dsn1＋d12，6＋d6，7＋d7，2＋dob2，由第三路徑發(fā)送的單元在IN和OUT之間的總延遲等于dsn1＋d13，8＋d8，2＋dob2。因此，通過選擇不同重定序段的延遲di，j使上述的三個表達式等于一個預(yù)定的恒定全局延遲，這是很容易做到的，因為上述的每個延遲dsn1和di，j都能自由選擇，使得從輸入1N傳送到輸出OUT的單元流中每個單元的總延遲都等于這個預(yù)定的恒定全局延遲。因此，比重定序方式出現(xiàn)在輸出OUT的單元不依賴于它們被傳送的路徑。
如上所述，圖4中的每個重定序段都具有圖1中RSS表示的那種類型。進入重定序段RSS的單元在輸出緩沖區(qū)OB中受到一個可變的緩沖區(qū)延遲，在開關(guān)節(jié)點SN中受到一個可變的緩沖區(qū)延遲，在開關(guān)節(jié)點SN中受到一個可變的開并節(jié)點延遲，而在重定序部件RSU中則受到重定序延遲，選擇好這個重定序延遲，使得緩沖區(qū)、開關(guān)節(jié)點的延遲和重定序延遲之和為恒定的。因此，對緩沖區(qū)延遲和開關(guān)節(jié)點延遲的測量被分配到作用于重定序段RSS的每個單元。
在延遲測量電路DDM中，把緩沖區(qū)延遲的值分配給單元，正如圖2中現(xiàn)在所描述的那樣。當(dāng)開關(guān)系統(tǒng)的操作啟動時，輸出緩沖區(qū)OB是空的，即，它的讀指針和寫指針都為零，而且SUM的輸出也是零。每當(dāng)一個新的讀指針值RP或?qū)懼羔樦礧P被提供給OB時，SUM的輸出被重新計算，即把它設(shè)置為存放在緩沖區(qū)BUF中的先前值，并分別對一個新的寫指針WP或新的讀指針值增1或減1。只要OB中沒有單元被緩沖，重置電路RES就把時鐘電路CLK的輸出保持在一個恒定的值，即這時CLK不提供時鐘脈沖。另外，這時SUM的輸出為零，因為當(dāng)一個單元被提供給入口ILT時，延遲分配電路IDC把這個零值寫在該單元的一個緩沖區(qū)延遲字段中，然后為輸出緩沖區(qū)OB提供一個新的寫指針值WP，指向OB一個內(nèi)存單元的地址。其中，這個單元必須被寫，即，這個寫指針值WP指向OB的每一個內(nèi)存單元。接著重新計算SUM的輸出(如上所述)，其值為1，即先前的值(零)加1。這樣，SUM輸出端的值就被寫在到達入口ILT的一個單元的緩沖區(qū)延遲字段中，而這個單元也由此被寫在輸出緩沖區(qū)OB中，并且為SUM的輸出計算出一個新值。另一方面，當(dāng)輸出緩沖區(qū)OB非空時，隨著時鐘電路CLK的每一次滴嗒，計算出輸出緩沖區(qū)OB的一個新的讀指針值RP(先前的讀指針值RP加1)，并把它作用于OB和SUM的負輸入端。然后從OB中讀出一個單元，并把它送到輸入電路IC中，再按照下面的說明重新計算SUM的輸出(上一個輸出值減1)。因此，隨著輸出緩沖區(qū)OB以時鐘電路CLK的速率周期性地被讀出(除了當(dāng)讀指針和寫指針的值相等時，在這種情況下，緩沖區(qū)延遲為零，因為緩沖區(qū)是空的)，而且在每個單元的緩沖區(qū)延遲字段中也是這樣，當(dāng)單元到達時，被緩沖在OB中的單元的個數(shù)被寫入，這個單元數(shù)是以單元在輸出緩沖區(qū)OB中經(jīng)過的緩沖區(qū)延遲的一個測量，緩沖區(qū)延遲取決于CLK的一個時鐘周期內(nèi)的精度。注意，當(dāng)輸出緩沖區(qū)OB為滿時，單元不能被寫入，而是被丟棄。
圖3所示的電路能更精確地測量緩沖區(qū)延遲，其中，正如前后已經(jīng)提到的，輸出緩沖區(qū)OB在延遲測量電路DDM之前。正如上面所提到的國際專利申請中所描述的那樣，一旦出現(xiàn)由時間記發(fā)生器TSG′提供的預(yù)定計算好的時間標記值，重定序部件RSU就輸出一個單元，該預(yù)算時間標記值說明該單元什么時候從重定序部件RSU′中輸出以及什么時候進入輸出緩沖區(qū)OB。當(dāng)開關(guān)系統(tǒng)的操作開始時，輸出緩沖區(qū)是空的，而且處理器PROC的輸出被初始化為零。只要輸出緩沖區(qū)OB是空的，處理器PROC的重置輸出就把時鐘電路CLK的輸出保持在一個恒定值，即CLK這時不提供時鐘脈沖。當(dāng)重定序部件RSU′輸出一個單元時，對應(yīng)的預(yù)算時間標記值被作用到PROC上，并且被存儲在PROC自身所帶的一個小存儲器中(圖中沒有給出)，該單元也被寫入輸出緩沖區(qū)OB。對于從重定序部件RSU′中輸出的單元流的每下一個單元，對應(yīng)的預(yù)算時間標記值都作用在PROC上并存儲在PROC所包含的子存儲器中。只要輸出緩沖區(qū)OB非空，隨著時鐘電路CLK的每次滴嗒，一個新的讀指針值RP被計算(先前的讀指針值RP加1)并提供給輸出緩沖區(qū)OB和處理器PROC。然后從OB中讀出一個單元并把它送到延遲分配電路IDC上。由于時鐘電路CLK與時間標記發(fā)生器TSG′同步，時鐘電路CLK提供的值(即讀指針值RP)也是對該單元從輸出緩沖區(qū)OB中讀出時所用時間的一種測量。從由CLK提供的值中減去對應(yīng)的被發(fā)送單元的預(yù)算時間標記值，就能得到該單元在輸出緩沖區(qū)OB中所經(jīng)過的緩沖區(qū)延遲時間。然后把后面的值作用在延遲分配電路IDC上并在該單元被傳送到輸入電路IC之前，把它寫在該單元的緩沖區(qū)延遲字段中。注意，在這種方法中，可把輸出緩沖區(qū)OB同被包含在重定序部件RSU′中的重定序緩沖區(qū)組合起來。另外，由TSG′提供的時間標記值和由CLK的指針值都可以從同一個時鐘上得到，只要TSG′和CLK不要求同步。
當(dāng)該單元到達輸入電路IC時，由時間標記發(fā)生器TSG提供的時間標記值被寫入該單元的時間標記字段，正如已經(jīng)提到的國際專利申請中所描述的那樣。接著該單元被送到開關(guān)節(jié)點SN的輸入端IPT，在SN中，它被轉(zhuǎn)換到輸出端OPT，并存放在重定序部件RSU之前的寄存器REG中。首先分別從寄存器REG的時間標記單元和緩沖區(qū)延遲單元TS和BD中讀出該單元的時間標記和緩沖區(qū)延遲字段的內(nèi)容，然后在減法器SUB中從時間標記值中減去緩沖區(qū)延遲，其差被送到重定序部件RSU，在RSU中該單元被緩沖起來，直到時間標記發(fā)生器TSG提供一個等于某個預(yù)定恒定值和上述的差之和的一個時間標記值。
在另一個實施例中，在輸入電路IC中，緩沖區(qū)延遲已經(jīng)從時間標記值中被減去。在這種情況下，這個差被寫在該單元的時間標記字段中，并且當(dāng)該緩沖區(qū)延遲從延遲測量電路DDM傳送輸入電路IC時，不需要緩沖區(qū)延遲字段。在這種情況下，輸出OPT和重定序部件RSU之間的寄存器REG和減法器SUB被忽略掉，減法器電路SUB的功能可在輸入電路IC中實現(xiàn)。接著，該單元被緩沖在重定序部分RSU中，直到時間標記發(fā)生器TSG提供了一個等于預(yù)定的恒定值和被寫在該單元的時間記字段中的值之和的時間標記值。
因為該單元是重定序部件RSU的唯一輸出，當(dāng)TSG提供的時間標記值等于該時間標記值減去緩沖區(qū)延遲值，加上預(yù)定的恒定值，因此，重定序段RSS的輸入ILT和輸出OLT之間，該單元所受到的全部延遲等于該預(yù)定的恒定值加上在輸出緩沖區(qū)OB(或者在圖4實施方案的情況下的延遲測量電路)的輸出端和輸入電路IC的輸入端之間該單元所受到的傳輸線延遲，這個傳輸線延遲是恒定的。因此，在重定序段RSS中，單元所受到的總延遲是恒定的，而且所謂的延遲跳躍(即單元與單元之間的延遲稍為不同)能被消除。當(dāng)傳輸線延遲已知時，重定序段RSS上的總延遲也是已知的，由此，圖4中開關(guān)系統(tǒng)的重定序段能被設(shè)計為使得經(jīng)過不同路徑的延遲能相等。
雖然上面是結(jié)合具體的設(shè)備來描述本發(fā)明的原理的，但顯然能理解例子僅僅用來幫助說明，而不是對本發(fā)明范圍的一種限制。
權(quán)利要求
1.重定序系統(tǒng)(DDM，TSG，IC，REG，SUB，RSU)，用于對由首開關(guān)節(jié)點(SN′)、緩沖區(qū)寄存器(OB)和次開關(guān)節(jié)點(SN)，以及連接到所述次開關(guān)節(jié)點(SN)上的重定序裝置(TSG，IC，REG，SUB，RSU)的級聯(lián)傳送的單元流中的單元重新定序，其特征在于所述重定序系統(tǒng)(DDM，TSG，IC，REG，SUB，RSU)進一步包括一個連結(jié)到所述的緩沖區(qū)寄存器(OB)并被調(diào)節(jié)到能用來測量所述的每個單元在所述的緩沖區(qū)寄存器(OB)中所受到的時間延遲的延遲測量電路(DDM)，以及用來把為每個單元測量的延遲送到所述的重定序裝置(DDM，TSG，IC，REG，SUB，RSU)中的裝置，在所述單元被所述的次開關(guān)節(jié)點(SN)轉(zhuǎn)換之后，重定序裝置為該單元提供一個等于預(yù)定的恒定時間延遲值和所述的被傳送的延遲值之差的時間延遲。
2.根據(jù)權(quán)利要求1所述的重定序系統(tǒng)，其特征在于所述延遲測量電路(DDM)在所述的單元被傳送到所述的重定序裝置(TSG，IC，REG，SUB，RSU)之前，把為某個單元測量的所述延遲寫入緩沖區(qū)延遲字段，由此傳送了所述的被測量延遲。
3.根據(jù)權(quán)利要求1所述的重定序系統(tǒng)，其特征在于所述重定序裝置(TSG，IC，REG，SUB，RSU)包括一個產(chǎn)生連續(xù)時間標記值的時間標記發(fā)生器(TSG)，一個減法器電路(SUB/IC)對單元流中的每個單元，一旦開關(guān)節(jié)點的輸入(IPT)接收到所述的單元，就從由所述的時間標記發(fā)生器(TSG)提供的時間標記值中減去所述的被傳送過來的緩沖區(qū)延遲，由此產(chǎn)生一個經(jīng)調(diào)節(jié)過的時間標記值。連接在所述次開關(guān)節(jié)點(SN)的輸出(OPT)和重定序系統(tǒng)出口(OLT)之間的一個重定序部件(RSU)，并且僅當(dāng)所述的時間標記發(fā)生器(TSG)產(chǎn)生的一個次時間標記值等于所述被調(diào)節(jié)過的時間標記值和所述預(yù)定的恒定時間延遲值之和時，才允許所述的單元被提供給所述的出口(OLT)。
4.根據(jù)權(quán)利要求3所述的重定序系統(tǒng)，其特征在于所述重定序裝置(TSG，IC，REG，SUB，RSU)進一步包括一個連接在所述緩沖區(qū)寄存器(OB)和開關(guān)節(jié)點輸入(IPT)之間的輸入電路(IC)，它把當(dāng)時由所述時間標記發(fā)生器(TSG)提供的所述時間標記值分配給接收到的單元，還有一個連接在所述輸出(OPT)和所述重定序部件(RSU)之間的所述減法器電路(SUB)。
5.根據(jù)權(quán)利要求3所述的重定序系統(tǒng)，其特征在于所述重定序裝置(TSG，IC，REG，SUB，RSU)進一步包括連接在所述緩沖區(qū)寄存器(OB)和開關(guān)節(jié)點輸入(IPT)的一個輸入電路(IC)，并且所述減法器電路(SUB)也被連接該電路上，IC把所述被修改過的時間標記值分配在所述開關(guān)節(jié)點輸入端(IPT)上接收到的單元。
6.根據(jù)權(quán)利要求1所述的重定序系統(tǒng)，其特征在于所述緩沖區(qū)寄存器(OB)的輸出和開關(guān)節(jié)輸入(IPT)之間的延遲為恒定的。
7.根據(jù)權(quán)利要求6所述的重定序系統(tǒng)，其特征在于該系統(tǒng)被用在一個包含若干重定序段(OB11/SN3，OB3/SN4，OB4/SN5，OB5/SN2；OB12/SN6.OB6/SN7，OB7/SN2；OB13/SN8，OB8/SN2)的開關(guān)系統(tǒng)中，而每個重定序段2包含一個緩沖區(qū)寄存器和一個開關(guān)節(jié)點的級聯(lián)。
8.根據(jù)權(quán)利要求1所述的重定序系統(tǒng)，其特征在于所述單元從所述緩沖區(qū)(OB)以某個恒定的速率被傳送到開關(guān)節(jié)點輸入(IPT)，并且被分配給所述單元的緩沖區(qū)延遲是當(dāng)所述單元被提供給所述緩沖區(qū)寄存器的輸入時，所述緩沖區(qū)寄存器中存在的單元個數(shù)的函數(shù)。
全文摘要
本發(fā)明的重定序系統(tǒng)的目的是為了對由首開關(guān)節(jié)點(SN′)、緩沖區(qū)寄存器(OB)和次開關(guān)節(jié)點(SN)的級聯(lián)傳送的單元流中的單元重新定序，一個重定序系統(tǒng)(DDM，TSG，IC，REG，SUB，RSU)包括一個重定序裝置(TSG，IC，REG，SUB，RSU)，一個延遲測量電路(DDM)，該電路被修改來測量每個所述單元在所述緩沖區(qū)寄存器(OB)中受到的時間延遲，把為每個單元測量的延遲送給重定序裝置(TSG，IC，REG，SUB，RSU)的裝置。
文檔編號H03M7/00GK1122535SQ9410947
公開日1996年5月15日 申請日期1994年8月15日 優(yōu)先權(quán)日1994年8月15日
發(fā)明者耐德爾勞夫·列奧 申請人:阿爾卡塔爾有限公司