一種高速鎖相環(huán)環(huán)路振蕩器電路的制作方法
【專利摘要】本發(fā)明公開了一種高速鎖相環(huán)環(huán)路振蕩器電路，包括：鑒相器、電荷泵、壓控振蕩器、環(huán)路濾波器和反饋分頻器，所述壓控振蕩器、環(huán)路濾波器分別與電荷泵相連接，所述反饋分頻器與壓控振蕩器的輸出端相連接，電荷泵與鑒相器相連接，所述鑒相器用于產生相位控制信號，所述壓控振蕩器是包含有四級差分延遲模塊和前饋通路的環(huán)路振蕩器，所述前饋通路令差分延遲模塊提前接收輸入信號，從而使壓控振蕩器振蕩在較高的頻率。通過上述方式，本發(fā)明提供的高速鎖相環(huán)環(huán)路振蕩器電路，通過在四級差分延遲模塊上增加前饋通路，使得差分延遲模塊能夠提前得到輸入信號，在相同的功耗和工藝下令延遲時間縮短，使壓控振蕩器能夠振蕩在較高的工作頻率上。
【專利說明】一種高速鎖相環(huán)環(huán)路振蕩器電路

【技術領域】
[0001]本發(fā)明涉及一種鎖相環(huán)的內部電路，特別是涉及一種高速鎖相環(huán)環(huán)路振蕩器電路。

【背景技術】
[0002]在高速串行通訊領域，鎖相環(huán)(PLL)是非常重要的一個模塊。其產生數(shù)據發(fā)送和接收工程中都需要的時鐘信號。而其中的壓控振蕩器(VCO)又是PLL內部最重要的一個模塊，其設計的好壞決定了 PLL時鐘的速度、精度和穩(wěn)定度。
[0003]請參閱圖1、圖2，經典的VCO結構是一種由四級差分延遲模塊構成的環(huán)路振蕩器(Ring OSOo控制電壓Vconin首先被轉換成控制電流，控制電流作用于整個環(huán)路。不同的電流導致延遲模塊有不通的延遲時間，從而產生不同的振蕩頻率。
[0004]傳統(tǒng)的VCO結構在低速應用中能夠很好的工作。但是在5G的USB3.0電路中，由于需要高穩(wěn)定度，器件的尺寸比較大，因而寄生的電阻電容也比較大，導致很難達到5G的振蕩頻率。特別是在非高速的工藝生產線上。


【發(fā)明內容】

[0005]本發(fā)明主要解決的技術問題是如何提供一種高速鎖相環(huán)環(huán)路振蕩器電路，通過在四級差分延遲模塊上增加前饋通路，使得差分延遲模塊能夠提前得到輸入信號，在相同的功耗和工藝下令延遲時間縮短，使壓控振蕩器能夠振蕩在較高的工作頻率上。
[0006]為解決上述技術問題，本發(fā)明采用的一個技術方案是:提供一種高速鎖相環(huán)環(huán)路振蕩器電路，包括:鑒相器、電荷泵、壓控振蕩器、環(huán)路濾波器和反饋分頻器，所述壓控振蕩器、環(huán)路濾波器分別與電荷泵相連接，所述反饋分頻器與壓控振蕩器的輸出端相連接，電荷泵與鑒相器相連接。所述鑒相器用于產生相位控制信號，所述壓控振蕩器是包含有四級差分延遲模塊和前饋通路的環(huán)路振蕩器，所述前饋通路令差分延遲模塊提前接收輸入信號，從而使壓控振蕩器振蕩在較高的頻率。
[0007]在一個較佳實施例中，所述前饋通路均包含有若干差分輸入端口，所述差分輸入端口分別與差分延遲模塊相連接。
[0008]在一個較佳實施例中，所述每一個差分延遲模塊上分別連接有2個差分輸入端口，所述差分輸入端口分別為第一差分輸入端口和第二差分輸入端口，所述的第一差分輸入端口和第二差分輸入端口分別位于差分延遲模塊的輸入端，用于驅動下級和下下級兩級的差分延遲模塊。
[0009]在一個較佳實施例中，所述差分輸入端口為PMOS器件。
[0010]本發(fā)明的有益效果是:通過在四級差分延遲模塊上增加前饋通路，使得差分延遲模塊能夠提前得到輸入信號，在相同的功耗和工藝下令延遲時間縮短，使壓控振蕩器能夠振蕩在較高的工作頻率上。

【專利附圖】

【附圖說明】
[0011]為了更清楚地說明本發(fā)明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據這些附圖獲得其它的附圖，其中:
圖1是本發(fā)明中【背景技術】中一較佳實施例的環(huán)路振蕩器電路結構圖；
圖2是本發(fā)明中【背景技術】中一較佳實施例的環(huán)路振蕩器電路圖；
圖3是本發(fā)明的一種高速鎖相環(huán)環(huán)路振蕩器電路一較佳實施例的結構圖；
圖4是本發(fā)明的一種高速鎖相環(huán)環(huán)路振蕩器電路一較佳實施例的電路圖；
圖5是本發(fā)明的一種高速鎖相環(huán)環(huán)路振蕩器電路一較佳實施例的鎖相環(huán)原理圖。

【具體實施方式】
[0012]下面將對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅是本發(fā)明的一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實施例，都屬于本發(fā)明保護的范圍。
[0013]請參閱圖3-圖5，在本發(fā)明的一個具體實施例中提供一種小型的高速鎖相環(huán)環(huán)路振蕩器電路，所述的高速鎖相環(huán)環(huán)路振蕩器電路包括:鑒相器、電荷泵、壓控振蕩器、環(huán)路濾波器和反饋分頻器，所述壓控振蕩器、環(huán)路濾波器分別與電荷泵相連接，所述反饋分頻器與壓控振蕩器的輸出端相連接，電荷泵與鑒相器相連接。所述鑒相器用于產生相位控制信號，所述壓控振蕩器是包含有四級差分延遲模塊和前饋通路的環(huán)路振蕩器，所述前饋通路令差分延遲模塊提前接收輸入信號，從而使壓控振蕩器振蕩在較高的頻率。
[0014]而鎖相環(huán)由五大部分組成，鑒相器(PFD)，電荷泵(CHPP)，環(huán)路濾波器(LPF)壓控振蕩器(VCO)和反饋分頻器(1/N)。
[0015]輸入時鐘(Refin)和反饋時鐘(Bakin)經過鑒相器得到相位差，相位差經過CHPP轉換為與相位差成比例的電流，該電流經過LPF得到VCO的輸入VCOin，VCOin控制VCO的輸出頻率，VCO的輸出為PLL的輸出時鐘，同時該輸出經過反饋分頻器反饋回鑒相器。
[0016]理想情況下，當系統(tǒng)穩(wěn)定時，相位差等于0，輸入時鐘頻率*N=輸出時鐘頻率，實現(xiàn)PLL的倍頻功能。
[0017]所述前饋通路均包含有若干差分輸入端口，所述差分輸入端口分別與差分延遲模塊相連接。
[0018]所述每一個差分延遲模塊上分別連接有2個差分輸入端口，所述差分輸入端口分別為第一差分輸入端口和第二差分輸入端口，所述的第一差分輸入端口和第二差分輸入端口分別位于差分延遲模塊的輸入端，用于驅動下級和下下級兩級的差分延遲模塊。
[0019]所述差分輸入端口為PMOS器件，為fwp和fwn。
[0020]在一個具體實施中，在傳統(tǒng)的延遲模塊設計基礎之上增加了一對差分輸入端口(PM0S器件)，fwp&fwn。同時，在環(huán)路的結構中，每一級的輸出不光用于驅動下一級延遲模塊，還同時用于驅動下下一級延遲模塊。這樣，每級延遲模塊不只得到上一級的輸入信號，還能在上一級輸入信號到來之前就得到上上一級的輸入信號，從而可以提前做好工作準備，縮短延遲時間，提高VCO的振蕩頻率。
[0021]因此，本發(fā)明的有益效果是:
(1)通過在四級差分延遲模塊上增加前饋通路，使得差分延遲模塊能夠提前得到輸入信號，在相同的功耗和工藝下令延遲時間縮短，使壓控振蕩器能夠振蕩在較高的工作頻率上;
(2)提高了VCO在相同功耗和工藝條件下的振蕩頻率，從而使得PLL能夠在較低速的工藝生產線上能夠工作在5G Hz，滿足了 USB3.0的應用要求。
[0022]以上所述僅為本發(fā)明的實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書內容所作的等效結構或等效流程變換，或直接或間接運用在其它相關的【技術領域】，均同理包括在本發(fā)明的專利保護范圍內。
【權利要求】
1.一種高速鎖相環(huán)環(huán)路振蕩器電路，其特征在于，包括:鑒相器、電荷泵、壓控振蕩器、環(huán)路濾波器和反饋分頻器，所述壓控振蕩器、環(huán)路濾波器分別與電荷泵相連接，所述反饋分頻器與壓控振蕩器的輸出端相連接，電荷泵與鑒相器相連接，所述鑒相器用于產生相位控制信號，所述壓控振蕩器是包含有四級差分延遲模塊和前饋通路的環(huán)路振蕩器，所述前饋通路令差分延遲模塊提前接收輸入信號，從而使壓控振蕩器振蕩在較高的頻率。
2.根據權利要求1所述的高速鎖相環(huán)環(huán)路振蕩器電路，其特征在于，所述前饋通路均包含有若干差分輸入端口，所述差分輸入端口分別與差分延遲模塊相連接。
3.根據權利要求1所述的高速鎖相環(huán)環(huán)路振蕩器電路，其特征在于，所述每一個差分延遲模塊上分別連接有2個差分輸入端口，所述差分輸入端口分別為第一差分輸入端口和第二差分輸入端口，所述的第一差分輸入端口和第二差分輸入端口分別位于差分延遲模塊的輸入端，用于驅動下級和下下級兩級的差分延遲模塊。
4.根據權利要求1所述的高速鎖相環(huán)環(huán)路振蕩器電路，其特征在于，所述差分輸入端口為PMOS器件。
【文檔編號】H03L7/099GK104506189SQ201410759832
【公開日】2015年4月8日 申請日期:2014年12月12日 優(yōu)先權日:2014年12月12日
【發(fā)明者】關健 申請人:蘇州文芯微電子科技有限公司