一種時(shí)分復(fù)用高速lvds端口電路的制作方法
【專利摘要】一種時(shí)分復(fù)用高速LVDS端口電路，通過數(shù)字控制信號(hào)控制一級(jí)接收電路后連接的第二級(jí)接收電路，使一級(jí)接收電路接收的數(shù)據(jù)根據(jù)要求分別發(fā)送到不同的第二級(jí)接收電路，提高一級(jí)接收電路利用率，從而提高整個(gè)電路的接收電路利用率，減少芯片管腳數(shù)；采用多級(jí)放大器級(jí)聯(lián)的方式實(shí)現(xiàn)一級(jí)接收電路，提高一級(jí)接收電路帶寬；采用帶復(fù)位的比較器結(jié)構(gòu)實(shí)現(xiàn)第二級(jí)接收電路，便于數(shù)字信號(hào)進(jìn)行控制，從而在不同的時(shí)序控制多個(gè)第二級(jí)接收電路的狀態(tài)，實(shí)現(xiàn)多個(gè)輸入信號(hào)的分離。
【專利說(shuō)明】-種時(shí)分復(fù)用高速LVDS端口電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種端口電路，特別是一種時(shí)分復(fù)用高速LVDS端口電路，屬于數(shù)模轉(zhuǎn) 換器【技術(shù)領(lǐng)域】。

【背景技術(shù)】
[0002] 應(yīng)用于無(wú)線通信設(shè)備和雷達(dá)等軍用設(shè)備的數(shù)模轉(zhuǎn)換器的輸入端口輸入數(shù)模轉(zhuǎn)換 器的數(shù)字?jǐn)?shù)據(jù)。當(dāng)數(shù)模轉(zhuǎn)換器的分辨率較高時(shí)，其輸入端口的數(shù)量也相應(yīng)較多。隨著數(shù)模 轉(zhuǎn)換器轉(zhuǎn)換速率越來(lái)越高，其端口大多采用差分端口以降低噪聲，這進(jìn)一步增多了端口的 數(shù)目。在多核應(yīng)用中，傳統(tǒng)的數(shù)模轉(zhuǎn)換器為每一個(gè)轉(zhuǎn)換器核配置相應(yīng)的數(shù)據(jù)端口，使其端口 數(shù)目倍增。過多的端口影響了數(shù)模轉(zhuǎn)換器的應(yīng)用難度，且增加了電路的封裝成本。
[0003] 在一般的應(yīng)用中，高速數(shù)模轉(zhuǎn)換器的輸入端口都采用LVDS信號(hào)，其優(yōu)點(diǎn)是速度 高、功耗低、噪聲小，可以低電源供電，時(shí)序定位準(zhǔn)確，并有較強(qiáng)的抑制電磁干擾的能力。每 對(duì)LVDS端口包括差分的兩路信號(hào)，接收器一般為高直流輸入阻抗，全部的驅(qū)動(dòng)電流都流經(jīng) 100Q的終端匹配電阻，在接收器輸入端產(chǎn)生約350mV(最大400mV)的電壓。
[0004] 一般來(lái)說(shuō)，過多的端口增加了封裝時(shí)需要引出的管腳數(shù)，增加了封轉(zhuǎn)的難度和封 裝的成本，增加了電路封裝后的尺寸，不利于電路的應(yīng)用。從使用者的角度而言，過多的管 腳增加了焊接的難度，也不利于應(yīng)用。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明解決的技術(shù)問題為：克服現(xiàn)有技術(shù)的不足，提供一種時(shí)分復(fù)用高速LVDS端 口電路，本發(fā)明減少了多核高速高精度數(shù)模轉(zhuǎn)換器輸入端口數(shù)目，解決了如何通過數(shù)字控 制實(shí)現(xiàn)多路信號(hào)發(fā)送的問題，大大提高了對(duì)數(shù)模轉(zhuǎn)換器數(shù)據(jù)輸入端口的利用效率。通過時(shí) 分復(fù)用LVDS端口，端口數(shù)目減小為原來(lái)的四分之一，大大減小了輸出端口的數(shù)目。
[0006] 本發(fā)明的技術(shù)解決方案是：一種時(shí)分復(fù)用高速LVDS端口電路，包括：一級(jí)接收電 路、第一二級(jí)接收電路、第二二級(jí)接收電路、第三二級(jí)接收電路、第四二級(jí)接收電路和控制 電路；
[0007] 一級(jí)接收電路的輸入端與外部信號(hào)連接，控制電路的輸入端與外部時(shí)鐘信號(hào)電連 接，第一二級(jí)接收電路、第二二級(jí)接收電路、第三二級(jí)接收電路和第四二級(jí)接收電路的數(shù)據(jù) 輸入端均與一級(jí)接收電路的輸出端電連接，控制信號(hào)輸入端均與控制電路的輸出端電連 接；
[0008] -級(jí)接收電路在第一時(shí)鐘信號(hào)一個(gè)時(shí)鐘周期內(nèi)的第一個(gè)1/4周期至第四個(gè)1/4 時(shí)鐘周期依次接收四組標(biāo)準(zhǔn)LVDS信號(hào)，并對(duì)接收到的信號(hào)進(jìn)行信號(hào)采集和電平平移，將外 部LVDS信號(hào)電平轉(zhuǎn)換為標(biāo)準(zhǔn)CMOS電平后，將一個(gè)周期長(zhǎng)度的信號(hào)同時(shí)輸出給第一二級(jí)接 收電路?第四二級(jí)接收電路；控制電路接收第一時(shí)鐘信號(hào)生成第一控制信號(hào)?第四控制信 號(hào)，利用第一控制信號(hào)?第四控制信號(hào)分別控制第一二級(jí)接收電路?第四二級(jí)接收電路；
[0009] 第一二級(jí)接收電路?第四二級(jí)接收電路分別接收第一控制信號(hào)?第四控制信號(hào)， 在同一個(gè)時(shí)鐘周期內(nèi)依次工作，接收一級(jí)接收電路的輸出信號(hào)并輸出。
[0010] 所述一級(jí)接收電路包括：預(yù)放大器、源跟隨器、比較器、第一偽差分放大器和第二 偽差分放大器；
[0011] 預(yù)放大器接收外部標(biāo)準(zhǔn)LVDS信號(hào)，對(duì)外部標(biāo)準(zhǔn)LVDS信號(hào)中的兩路差分信號(hào)分別 采樣并放大N1倍后輸出給源跟隨器，源跟隨器對(duì)接收到的兩路差分信號(hào)進(jìn)行電平平移，將 兩路差分信號(hào)的電平平移至比較器可處理的電平范圍內(nèi)，比較器接收電平平移后的兩路差 分信號(hào)，將兩路差分信號(hào)放大N2倍后，將兩路差分信號(hào)中的正數(shù)據(jù)輸出給第一偽差分放大 器，負(fù)數(shù)據(jù)輸出給第二偽差分放大器，第一偽差分放大器和第二偽差分放大器將接收到的 數(shù)據(jù)電平轉(zhuǎn)換成CMOS電平后輸出，所述1. 7>N1>1. 2,N2>20 ;
[0012] 所述控制電路包括倍頻器和譯碼電路；
[0013] 倍頻器的輸入端與外部時(shí)鐘信號(hào)連接，譯碼器的輸入端與外部時(shí)鐘信號(hào)和倍頻器 輸出端連接，譯碼電路的四個(gè)輸出端分別與四個(gè)第二級(jí)接收電路的控制端連接；
[0014] 倍頻器接收第一時(shí)鐘信號(hào)并對(duì)該信號(hào)倍頻，生成第二時(shí)鐘信號(hào)，譯碼電路接收第 一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，并將第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)作為一個(gè)二進(jìn)制碼字進(jìn)行 2-4譯碼，輸出四路控制信號(hào)，分別為第一控制信號(hào)?第四控制信號(hào)，作為第一二級(jí)接收電 路?第四二級(jí)接收電路的控制信號(hào)，所述第一控制信號(hào)?第四控制信號(hào)時(shí)間長(zhǎng)度均為一個(gè) 時(shí)鐘周期，其中第一控制信號(hào)在該時(shí)鐘周期的第一個(gè)1/4周期有效，第二控制信號(hào)在該時(shí) 鐘周期的第二個(gè)1/4周期有效，第三控制信號(hào)在該時(shí)鐘周期的第三個(gè)1/4周期有效，第四控 制信號(hào)在該時(shí)鐘周期的第四個(gè)1/4周期有效。
[0015] 所述第一二級(jí)接收電路?第四二級(jí)接收電路為相同的帶復(fù)位比較器。
[0016] 所述第一二級(jí)接收電路?第四二級(jí)接收電路接收第一控制信號(hào)?第四控制信號(hào)， 在同一個(gè)時(shí)鐘周期內(nèi)依次工作，接收一級(jí)接收電路的輸出信號(hào)并輸出，具體為：
[0017] 第一二級(jí)接收電路接收第一控制信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工 作，接收一級(jí)接收電路輸出信號(hào)中第一個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第二二 級(jí)接收電路接收第二控制信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收 電路輸出信號(hào)中第二個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第三二級(jí)接收電路接收第 三控制信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收電路輸出信號(hào)中第 三個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第四二級(jí)接收電路接收第四控制信號(hào)，并在 第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收電路輸出信號(hào)中第四個(gè)1/4時(shí)鐘周期 內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，所述處理包括：波形整形和增大輸出功率。
[0018] 本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是：
[0019] (1)本發(fā)明對(duì)高速高精度四核數(shù)模轉(zhuǎn)換器中的輸入端口進(jìn)行了創(chuàng)新設(shè)計(jì)，采用由 一級(jí)接收電路、控制電路和第二級(jí)接收電路構(gòu)成的時(shí)分復(fù)用LVDS端口實(shí)現(xiàn)四核數(shù)模轉(zhuǎn)換 器的數(shù)據(jù)采集，解決了高速高精度四核數(shù)模轉(zhuǎn)換器端口過多的問題，使端口數(shù)目減小為原 來(lái)的四分之一，大大減小了電路的端口數(shù)目，提高了端口的利用率，同時(shí)大大降低了端口部 分電路的功耗，同時(shí)減小了封裝的面積；
[0020] (2)本發(fā)明采用多級(jí)放大器級(jí)聯(lián)的方式構(gòu)成一級(jí)接收電路，大大提高了一級(jí)接收 電路的帶寬，提高了端口的工作速度；
[0021] (3)本發(fā)明采用帶復(fù)位的比較器實(shí)現(xiàn)第二級(jí)接收電路，使第二級(jí)電路的工作方式 便于用數(shù)字信號(hào)進(jìn)行控制，提高了電路的控制靈活性，同時(shí)便于控制信號(hào)的生成。

【專利附圖】

【附圖說(shuō)明】
[0022] 圖1為本發(fā)明時(shí)分復(fù)用高速LVDS端口的工作原理圖；
[0023] 圖2為本發(fā)明一級(jí)接收電路結(jié)構(gòu)示意圖；
[0024] 圖3為本發(fā)明控制電路結(jié)構(gòu)示意圖；
[0025] 圖4為本發(fā)明控制信號(hào)時(shí)序示意圖。

【具體實(shí)施方式】
[0026] 下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述：
[0027] 本發(fā)明一種時(shí)分復(fù)用高速LVDS端口的實(shí)現(xiàn)方法通過數(shù)模轉(zhuǎn)換器中的數(shù)據(jù)接收模 塊實(shí)現(xiàn)，如圖1所示為本發(fā)明數(shù)據(jù)接收模塊工作原理圖，由圖可知數(shù)據(jù)接收模塊包括一級(jí) 接收電路、第一二級(jí)接收電路、第二二級(jí)接收電路、第三二級(jí)接收電路、第四二級(jí)接收電路 和控制電路。一級(jí)接收電路的輸入端與外部信號(hào)連接，控制電路的輸入端與外部時(shí)鐘信號(hào) 電連接，第一二級(jí)接收電路、第二二級(jí)接收電路、第三二級(jí)接收電路和第四二級(jí)接收電路的 數(shù)據(jù)輸入端均與一級(jí)接收電路的輸出端電連接，控制信號(hào)輸入端均與控制電路的輸出端電 連接。
[0028] -級(jí)接收電路在第一時(shí)鐘信號(hào)一個(gè)時(shí)鐘周期內(nèi)的第一個(gè)1/4周期至第四個(gè)1/4 時(shí)鐘周期依次接收四組標(biāo)準(zhǔn)LVDS信號(hào)，并對(duì)接收到的信號(hào)進(jìn)行信號(hào)采集和電平平移，將外 部LVDS信號(hào)電平轉(zhuǎn)換為標(biāo)準(zhǔn)CMOS電平后，將一個(gè)周期長(zhǎng)度的信號(hào)同時(shí)輸出給第一二級(jí)接 收電路?第四二級(jí)接收電路；控制電路接收第一時(shí)鐘信號(hào)生成第一控制信號(hào)?第四控制信 號(hào)，利用第一控制信號(hào)?第四控制信號(hào)分別控制第一二級(jí)接收電路?第四二級(jí)接收電路；
[0029]第一二級(jí)接收電路?第四二級(jí)接收電路分別接收第一控制信號(hào)?第四控制信號(hào)， 在同一個(gè)時(shí)鐘周期內(nèi)依次工作，接收一級(jí)接收電路的輸出信號(hào)并輸出。
[0030] 如圖2所示為本發(fā)明數(shù)據(jù)接收模塊中一級(jí)接收電路結(jié)構(gòu)示意圖，由圖可知一級(jí)接 收電路包括預(yù)放大器、源跟隨器、比較器、第一偽差分放大器和第二偽差分放大器；預(yù)放大 器的輸入端與外部數(shù)據(jù)連接，源跟隨器的輸入端與預(yù)放大器的輸出端連接，比較器的輸入 端與預(yù)放大器的輸出端連接，偽差分放大器的輸入端與比較器的輸出端連接。
[0031] 預(yù)放大器接收外部標(biāo)準(zhǔn)LVDS信號(hào)，對(duì)外部標(biāo)準(zhǔn)LVDS信號(hào)中的兩路差分信號(hào)分別 采樣并放大N1倍后輸出給源跟隨器，源跟隨器對(duì)接收到的兩路差分信號(hào)進(jìn)行電平平移，將 兩路差分信號(hào)的電平平移至比較器可處理的電平范圍內(nèi)，比較器接收電平平移后的兩路差 分信號(hào)，將兩路差分信號(hào)放大N2倍后，將兩路差分信號(hào)中的正數(shù)據(jù)輸出給第一偽差分放大 器，負(fù)數(shù)據(jù)輸出給第二偽差分放大器，第一偽差分放大器和第二偽差分放大器將接收到的 數(shù)據(jù)電平轉(zhuǎn)換成CMOS電平后輸出，所述1. 7>N1>1. 2,N2>20;
[0032] 如圖3所示為本發(fā)明數(shù)據(jù)接收模塊中控制電路的結(jié)構(gòu)示意圖，由圖可知控制電路 包括倍頻器和譯碼電路，倍頻器的輸入端與外部時(shí)鐘信號(hào)連接，譯碼器的輸入端與外部時(shí) 鐘信號(hào)和倍頻器輸出端連接，譯碼電路的四個(gè)輸出端分別與四個(gè)第二級(jí)接收電路的控制端 連接。
[0033]倍頻器接收第一時(shí)鐘信號(hào)并對(duì)該信號(hào)倍頻，生成第二時(shí)鐘信號(hào)，譯碼電路接收第 一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，并將第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)作為一個(gè)二進(jìn)制碼字進(jìn)行 2-4譯碼，輸出四路控制信號(hào)，分別為第一控制信號(hào)?第四控制信號(hào)，作為第一二級(jí)接收電 路?第四二級(jí)接收電路的控制信號(hào)，所述第一控制信號(hào)?第四控制信號(hào)時(shí)間長(zhǎng)度均為一個(gè) 時(shí)鐘周期，其中第一控制信號(hào)在該時(shí)鐘周期的第一個(gè)1/4周期有效，第二控制信號(hào)在該時(shí) 鐘周期的第二個(gè)1/4周期有效，第三控制信號(hào)在該時(shí)鐘周期的第三個(gè)1/4周期有效，第四控 制信號(hào)在該時(shí)鐘周期的第四個(gè)1/4周期有效。
[0034]如圖4所示為本發(fā)明數(shù)據(jù)接收模塊中控制電路的輸入輸出時(shí)序圖，輸入信號(hào)為 第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，其中第一時(shí)鐘信號(hào)為外部時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)為倍頻 器的輸出信號(hào)，第一時(shí)鐘信號(hào)頻率為第二時(shí)鐘信號(hào)頻率的兩倍，輸出信號(hào)為第一控制信 號(hào)-第四控制信號(hào)，第一控制信號(hào)-第四控制信號(hào)分別是第一二級(jí)接收電路-第四二級(jí)接 收電路的控制信號(hào)。當(dāng)?shù)谝粫r(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)發(fā)生變化時(shí)，第一控制信號(hào)-第四控 制信號(hào)依次為低電平，控制第一二級(jí)接收電路-第四二級(jí)接收電路依次工作，接收一級(jí)接 收電路的信號(hào)并進(jìn)行輸出。
[0035] 實(shí)施例
[0036] 在0. 18um尺寸工藝下，若數(shù)字?jǐn)?shù)據(jù)速率為625M，則每個(gè)端口數(shù)字?jǐn)?shù)據(jù)速率為 625M，而在0. 18um尺寸工藝下，接收電路帶寬能夠比較容易的達(dá)到3GHz，造成了帶寬的 浪費(fèi)；采用本電路結(jié)構(gòu)，一級(jí)接收電路的帶寬設(shè)計(jì)為2. 5GHz，而每個(gè)第二級(jí)接收電路的 帶寬為625MHz，在數(shù)據(jù)發(fā)送過程中約定采用時(shí)分復(fù)用的方式發(fā)送數(shù)據(jù)，即每一個(gè)周期為 1600ps，在0?400ps時(shí)發(fā)送第一數(shù)據(jù)，在400ps?800ps時(shí)發(fā)送第二數(shù)據(jù)，在800ps? 1200ps時(shí)發(fā)送第三數(shù)據(jù)，在1200ps?1600ps時(shí)發(fā)送第四數(shù)據(jù)，在每個(gè)時(shí)鐘周期內(nèi)，依次發(fā) 送四個(gè)數(shù)據(jù)。
[0037] 采用傳統(tǒng)方法輸入數(shù)字?jǐn)?shù)據(jù)，與數(shù)字?jǐn)?shù)據(jù)輸入相關(guān)的端口為16X4X2 = 128個(gè)端 口，若封裝形式采用QFP封裝，管腳間距0. 5mm，則數(shù)字輸入數(shù)據(jù)管腳占用的周長(zhǎng)為64mm。若 采用本方法實(shí)現(xiàn)，與數(shù)字?jǐn)?shù)據(jù)輸入相關(guān)的管腳為32個(gè)端口，若采用相同的封裝，則數(shù)字輸 入數(shù)據(jù)管腳占用的周長(zhǎng)為16mm。
[0038] 表1為幾種常用封裝工藝條件下傳統(tǒng)端口電路和本采用本電路實(shí)現(xiàn)的比較，從表 1中的對(duì)比可知，在16bit四通道高速數(shù)模轉(zhuǎn)換器芯片的數(shù)字?jǐn)?shù)據(jù)輸入實(shí)現(xiàn)過程中，采用本 電路實(shí)現(xiàn)可以大大減小外部端口數(shù)量，減小封裝尺寸。表1
[0039]

【權(quán)利要求】
1. 一種時(shí)分復(fù)用高速LVDS端口電路，其特征在于包括；一級(jí)接收電路、第一二級(jí)接收 電路、第二二級(jí)接收電路、第H二級(jí)接收電路、第四二級(jí)接收電路和控制電路； 一級(jí)接收電路的輸入端與外部信號(hào)連接，控制電路的輸入端與外部時(shí)鐘信號(hào)電連接， 第一二級(jí)接收電路、第二二級(jí)接收電路、第H二級(jí)接收電路和第四二級(jí)接收電路的數(shù)據(jù)輸 入端均與一級(jí)接收電路的輸出端電連接，控制信號(hào)輸入端均與控制電路的輸出端電連接； 一級(jí)接收電路在第一時(shí)鐘信號(hào)一個(gè)時(shí)鐘周期內(nèi)的第一個(gè)1/4周期至第四個(gè)1/4時(shí)鐘周 期依次接收四組標(biāo)準(zhǔn)LVDS信號(hào)，并對(duì)接收到的信號(hào)進(jìn)行信號(hào)采集和電平平移，將外部LVDS 信號(hào)電平轉(zhuǎn)換為標(biāo)準(zhǔn)CMOS電平后，將一個(gè)周期長(zhǎng)度的信號(hào)同時(shí)輸出給第一二級(jí)接收電 路?第四二級(jí)接收電路；控制電路接收第一時(shí)鐘信號(hào)生成第一控制信號(hào)?第四控制信號(hào)， 利用第一控制信號(hào)?第四控制信號(hào)分別控制第一二級(jí)接收電路?第四二級(jí)接收電路； 第一二級(jí)接收電路?第四二級(jí)接收電路分別接收第一控制信號(hào)?第四控制信號(hào)，在同 一個(gè)時(shí)鐘周期內(nèi)依次工作，接收一級(jí)接收電路的輸出信號(hào)并輸出。
2. 根據(jù)權(quán)利要求1所述的一種時(shí)分復(fù)用高速LVDS端口電路，其特征在于：所述一級(jí)接 收電路包括；預(yù)放大器、源跟隨器、比較器、第一偽差分放大器和第二偽差分放大器； 預(yù)放大器接收外部標(biāo)準(zhǔn)LVDS信號(hào)，對(duì)外部標(biāo)準(zhǔn)LVDS信號(hào)中的兩路差分信號(hào)分別采樣 并放大N1倍后輸出給源跟隨器，源跟隨器對(duì)接收到的兩路差分信號(hào)進(jìn)行電平平移，將兩路 差分信號(hào)的電平平移至比較器可處理的電平范圍內(nèi)，比較器接收電平平移后的兩路差分信 號(hào)，將兩路差分信號(hào)放大N2倍后，將兩路差分信號(hào)中的正數(shù)據(jù)輸出給第一偽差分放大器， 負(fù)數(shù)據(jù)輸出給第二偽差分放大器，第一偽差分放大器和第二偽差分放大器將接收到的數(shù)據(jù) 電平轉(zhuǎn)換成CMOS電平后輸出，所述1. 7〉N1〉1. 2, N2〉20。
3. 根據(jù)權(quán)利要求1所述的一種時(shí)分復(fù)用高速LVDS端口電路，其特征在于：所述控制電 路包括倍頻器和譯碼電路； 倍頻器的輸入端與外部時(shí)鐘信號(hào)連接，譯碼器的輸入端與外部時(shí)鐘信號(hào)和倍頻器輸出 端連接，譯碼電路的四個(gè)輸出端分別與四個(gè)第二級(jí)接收電路的控制端連接； 倍頻器接收第一時(shí)鐘信號(hào)并對(duì)該信號(hào)倍頻，生成第二時(shí)鐘信號(hào)，譯碼電路接收第一時(shí) 鐘信號(hào)和第二時(shí)鐘信號(hào)，并將第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)作為一個(gè)二進(jìn)制碼字進(jìn)行2-4 譯碼，輸出四路控制信號(hào)，分別為第一控制信號(hào)?第四控制信號(hào)，作為第一二級(jí)接收電路? 第四二級(jí)接收電路的控制信號(hào)，所述第一控制信號(hào)?第四控制信號(hào)時(shí)間長(zhǎng)度均為一個(gè)時(shí)鐘 周期，其中第一控制信號(hào)在該時(shí)鐘周期的第一個(gè)1/4周期有效，第二控制信號(hào)在該時(shí)鐘周 期的第二個(gè)1/4周期有效，第H控制信號(hào)在該時(shí)鐘周期的第H個(gè)1/4周期有效，第四控制信 號(hào)在該時(shí)鐘周期的第四個(gè)1/4周期有效。
4. 根據(jù)權(quán)利要求1所述的一種時(shí)分復(fù)用高速LVDS端口電路，其特征在于：所述第一二 級(jí)接收電路?第四二級(jí)接收電路為相同的帶復(fù)位比較器。
5. 根據(jù)權(quán)利要求1所述的一種時(shí)分復(fù)用高速LVDS端口電路，其特征在于：所述第一二 級(jí)接收電路?第四二級(jí)接收電路接收第一控制信號(hào)?第四控制信號(hào)，在同一個(gè)時(shí)鐘周期內(nèi) 依次工作，接收一級(jí)接收電路的輸出信號(hào)并輸出，具體為： 第一二級(jí)接收電路接收第一控制信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接 收一級(jí)接收電路輸出信號(hào)中第一個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第二二級(jí)接收 電路接收第二控制信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收電路輸 出信號(hào)中第二個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第H二級(jí)接收電路接收第H控制 信號(hào)，并在第一時(shí)鐘信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收電路輸出信號(hào)中第H個(gè)1/4 時(shí)鐘周期內(nèi)的數(shù)據(jù)進(jìn)行處理后輸出，第四二級(jí)接收電路接收第四控制信號(hào)，并在第一時(shí)鐘 信號(hào)第一個(gè)1/4周期內(nèi)工作，接收一級(jí)接收電路輸出信號(hào)中第四個(gè)1/4時(shí)鐘周期內(nèi)的數(shù)據(jù) 進(jìn)行處理后輸出，所述處理包括；波形整形和增大輸出功率。
【文檔編號(hào)】H03K19/0175GK104467803SQ201410681914
【公開日】2015年3月25日 申請(qǐng)日期:2014年11月24日 優(yōu)先權(quán)日:2014年11月24日
【發(fā)明者】趙元富, 文治平, 王宗民, 陳飛祥, 彭新芒, 侯賀剛 申請(qǐng)人:北京時(shí)代民芯科技有限公司, 北京微電子技術(shù)研究所