一種低功耗的電平移位電路的制作方法
【專利摘要】本發(fā)明提供了一種電平移位電路，包括第一開關(guān)管至第五開關(guān)管。第一開關(guān)管和第二開關(guān)管各自的第一端均耦接至第一電壓。第三開關(guān)管的第一端耦接至第一開關(guān)管的第二端且其控制端接收一時鐘輸入信號。第四開關(guān)管的第一端耦接至第三開關(guān)管的第二端且其第二端電性耦接至一接地電壓。第五開關(guān)管的第一端耦接至第一開關(guān)管的控制端以及第二開關(guān)管的第二端，第五開關(guān)管的第二端用以接收該時鐘輸入信號。相比于現(xiàn)有技術(shù)，本發(fā)明將第一至第三開關(guān)管設(shè)置為P型MOS管，且將第四和第五開關(guān)管設(shè)置為N型MOS管，藉由時鐘輸入信號和第二電壓的電平配合，使得該電平移位電路在操作過程中并不會出現(xiàn)直流導(dǎo)通回路，因而可有效降低電路的功率損耗。
【專利說明】一種低功耗的電平移位電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種薄膜晶體管液晶顯示器(Thin Film Transistor Liquid CrystalDisplay, TFT-1XD)，尤其涉及一種用于薄膜晶體管液晶顯示器的電平移位電路。

【背景技術(shù)】
[0002]在許多MIP產(chǎn)品中，由于需要提供給像素的數(shù)據(jù)信號只有O或1，沒有中間灰階，因此用來驅(qū)動像素的數(shù)據(jù)驅(qū)動器(Data Driver)的電路較傳統(tǒng)的源驅(qū)動集成芯片(SourceIC)的元件更少(諸如，無需數(shù)模轉(zhuǎn)換器等)。此外，將數(shù)據(jù)驅(qū)動器制作在玻璃基板上的難度也不像VSOP (Very Small Out-line Package,極小外形封裝)那么困難。為了節(jié)省集成芯片的原材料費用，現(xiàn)有的許多MIP產(chǎn)品就直接將數(shù)據(jù)驅(qū)動器的電路做在面板上，而電平移位電路(Level Shift Circuit)就是其中必不可少的一個電路模塊。
[0003]然而，在現(xiàn)有技術(shù)中，很多電平移位電路在操作過程中，會透過不同開關(guān)管之間的通斷配合，往往容易形成從電源電壓到接地端之間的直流通路(DC path)，而這些直流通路所構(gòu)成的電流回路不可避免地造成了功率消耗，而這些功率消耗對于MIP產(chǎn)品功耗要求極高的應(yīng)用場合并不適用。
[0004]有鑒于此，如何設(shè)計一種新的電平移位電路，以消除現(xiàn)有技術(shù)中的上述缺陷，降低電路中的功率消耗，是業(yè)內(nèi)相關(guān)技術(shù)人員亟待解決的一項課題。


【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)中的用于薄膜晶體管液晶顯示器的電平移位電路所存在的上述缺陷，本發(fā)明提供了一種新穎的、低功耗的電平移位電路。
[0006]依據(jù)本發(fā)明的一個方面，提供了一種低功耗的電平移位電路，包括:
[0007]—第一開關(guān)管，具有一第一端、一第二端和一控制端，所述第一開關(guān)管的第一端電性耦接至一第一電壓；
[0008]—第二開關(guān)管，具有一第一端、一第二端和一控制端，所述第二開關(guān)管的第一端電性耦接至所述第一電壓；
[0009]—第三開關(guān)管，具有一第一端、一第二端和一控制端，所述第三開關(guān)管的第一端電性耦接至所述第一開關(guān)管的第二端，所述第三開關(guān)管的控制端用以接收一時鐘輸入信號；
[0010]—第四開關(guān)管，具有一第一端、一第二端和一控制端，所述第四開關(guān)管的第一端電性耦接至所述第三開關(guān)管的第二端以及所述第二開關(guān)管的控制端，所述第四開關(guān)管的第二端電性耦接至一接地電壓，所述第四開關(guān)管的控制端用以接收該時鐘輸入信號；以及
[0011]—第五開關(guān)管,具有一第一端、一第二端和一控制端，所述第五開關(guān)管的第一端電性耦接至所述第一開關(guān)管的控制端以及所述第二開關(guān)管的第二端形成一公共節(jié)點從而提供一時鐘輸出信號，所述第五開關(guān)管的控制端電性耦接至一第二電壓，所述第二電壓小于所述第一電壓，所述第五開關(guān)管的第二端用以接收該時鐘輸入信號。
[0012]在其中的一實施例，所述電平移位電路還包括一電阻，串接于所述第二開關(guān)管的第二端與所述第五開關(guān)管的第一端之間。
[0013]在其中的一實施例，所述第一開關(guān)管至所述第五開關(guān)管均為金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, M0S)晶體管。
[0014]在其中的一實施例，所述第一開關(guān)管、所述第二開關(guān)管以及所述第三開關(guān)管為P型MOS晶體管，所述第四開關(guān)管和所述第五開關(guān)管為N型MOS晶體管。
[0015]在其中的一實施例，所述時鐘輸入信號為矩形脈沖信號，用以控制所述第三開關(guān)管和所述第四開關(guān)管的開關(guān)狀態(tài)，其中所述第三開關(guān)管與所述第四開關(guān)管的通斷狀態(tài)相反。
[0016]在其中的一實施例，當所述時鐘輸入信號為高電位時，所述第一開關(guān)管、所述第三開關(guān)管和所述第五開關(guān)管處于關(guān)斷狀態(tài)，所述第二開關(guān)管和所述第四開關(guān)管處于開通狀態(tài)。
[0017]在其中的一實施例，當所述時鐘輸入信號為低電位時，所述第一開關(guān)管、所述第三開關(guān)管和所述第五開關(guān)管處于開通狀態(tài)，所述第二開關(guān)管和所述第四開關(guān)管處于關(guān)斷狀態(tài)。
[0018]在其中的一實施例，所述第一電壓為5V，所述第二電壓為3.3V，所述時鐘輸入信號的電壓幅值為3.3V,所述時鐘輸出信號的電壓幅值為5V。
[0019]采用本發(fā)明的低功耗的電平移位電路，其第一開關(guān)管和第二開關(guān)管各自的第一端電性耦接至一第一電壓，其第三開關(guān)管和第四開關(guān)管各自的控制端均用以接收一時鐘輸入信號，第五開關(guān)管的第一端電性耦接至第一開關(guān)管的控制端以及第二開關(guān)管的第二端以形成一公共節(jié)點從而提供一時鐘輸出信號。相比于現(xiàn)有技術(shù)，本發(fā)明將第一開關(guān)管、第二開關(guān)管和第三開關(guān)管設(shè)置為P型MOS管，且將第四開關(guān)管和第五開關(guān)管設(shè)置為N型MOS管，藉由時鐘輸入信號和第二電壓的電平配合，使得該電平移位電路在操作過程中并不會出現(xiàn)直流導(dǎo)通回路，因而可有效降低電路的功率損耗。

【專利附圖】

【附圖說明】
[0020]讀者在參照附圖閱讀了本發(fā)明的【具體實施方式】以后，將會更清楚地了解本發(fā)明的各個方面。其中，
[0021]圖1示出現(xiàn)有技術(shù)中的一種電平移位電路的結(jié)構(gòu)示意圖；
[0022]圖2示出圖1的電平移位電路的時鐘輸入信號和時鐘輸出信號的時序示意圖；
[0023]圖3A示出圖1的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖；
[0024]圖3B示出圖1的電平移位電路的時鐘輸入信號為低電壓電位時的電路工作原理示意圖；
[0025]圖4示出依據(jù)本發(fā)明的一實施方式的電平移位電路的結(jié)構(gòu)示意圖；
[0026]圖5A不出圖4的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖；
[0027]圖5B不出圖4的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖；以及
[0028]圖6示出依據(jù)本發(fā)明的另一實施方式的電平移位電路的結(jié)構(gòu)示意圖。

【具體實施方式】
[0029]為了使本申請所揭示的技術(shù)內(nèi)容更加詳盡與完備，可參照附圖以及本發(fā)明的下述各種具體實施例，附圖中相同的標記代表相同或相似的組件。然而，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，下文中所提供的實施例并非用來限制本發(fā)明所涵蓋的范圍。此外，附圖僅僅用于示意性地加以說明，并未依照其原尺寸進行繪制。
[0030]下面參照附圖，對本發(fā)明各個方面的【具體實施方式】作進一步的詳細描述。
[0031]圖1示出現(xiàn)有技術(shù)中的一種電平移位電路的結(jié)構(gòu)示意圖，圖2示出圖1的電平移位電路的時鐘輸入信號和時鐘輸出信號的時序示意圖。參照圖1，現(xiàn)有的電平移位電路包括電源VDD、時鐘輸入信號CK_IN、時鐘輸出信號CK_0UT、開關(guān)管Tl?T5。
[0032]開關(guān)管Tl的柵極用以接收一時鐘輸入信號CK_IN。開關(guān)管Tl的源極電性耦接至電源VDD。開關(guān)管Tl的漏極電性耦接至開關(guān)管T2的漏極。開關(guān)管T2的柵極和漏極相連且電性耦接至開關(guān)管Tl的漏極。開關(guān)管T2的源極電性耦接至開關(guān)管T3的漏極。
[0033]開關(guān)管T3的柵極與開關(guān)管T2的柵極相連。開關(guān)管T3的漏極電性耦接至開關(guān)管T2的源極以及開關(guān)管T4的柵極。開關(guān)管T3的源極與接地端GND相連。開關(guān)管T4的源極電性耦接至電源VDD，開關(guān)管T4的漏極與開關(guān)管T5的漏極連接并形成一公共節(jié)點，用以產(chǎn)生一時鐘輸出信號CK_0UT。開關(guān)管T5的柵極與開關(guān)管T3的柵極相連。開關(guān)管T5的源極電性耦接至?xí)r鐘輸入信號CK_IN。
[0034]在圖1中，開關(guān)管Tl和了4為？型皿)5管，開關(guān)管T2、T3和T5為N型MOS管。一般來說，當P型MOS管的柵極為低電平時，漏極與源極之間形成電性通路；當P型MOS管的柵極為高電平時，漏極與源極之間電性隔斷。對應(yīng)地，當N型MOS管的柵極為低電平時，漏極與源極之間電性隔斷；當N型MOS管的柵極為高電平時，漏極與源極之間形成電性通路。電源VDD為9V，時鐘輸入信號CK_IN的電壓幅值為3.3V，時鐘輸出信號CK_0UT的電壓幅值為9V。換言之，該電平移位電路是將時鐘輸入信號3.3V/0V的脈沖寬度調(diào)制(Pulse WidthModulat1n, PWM)信號轉(zhuǎn)換為時鐘輸出信號9V/0V的脈沖寬度調(diào)制信號，如圖2所示。
[0035]圖3A示出圖1的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖。圖3B示出圖1的電平移位電路的時鐘輸入信號為低電壓電位時的電路工作原理示意圖。
[0036]不妨定義開關(guān)管Tl的漏極與開關(guān)管T2的源極之間的連接點為第一節(jié)點，開關(guān)管T2的源極與開關(guān)管T3的漏極之間的連接點為第二節(jié)點，開關(guān)管T4的漏極與開關(guān)管T5的源極之間的連接點為第三節(jié)點。如圖3A所示，當時鐘輸入信號CK_IN為3.3V時，開關(guān)管Tl、T2和T3開通，第一節(jié)點和第二節(jié)點的電壓由開關(guān)管Tl?T3分壓來決定，則第一節(jié)點的電壓約為6.5V，第二節(jié)點的電壓約為2.2V。與此同時，開關(guān)管T4和T5開通，第三節(jié)點的電壓由開關(guān)管T4和T5分壓決定，則第三節(jié)點的電壓約為8.5V。由上述可知，當時鐘輸入信號CK_IN為3.3V時，在電平移位過程中會形成電源(VDD)到接地端(GND)之間的直流路徑。
[0037]如圖3B所示，當時鐘輸入信號CK_IN為OV時，開關(guān)管Tl?T5均開通，第一節(jié)點的電壓為8.1V，第二節(jié)點的電壓為3V，第三節(jié)點的電壓為0.5V。類似地，在電平移位過程中同樣也會形成電源(VDD)到接地端(GND)之間的直流路徑，因而不可避免地造成功耗增加。實驗表明，該電平移位電路于電源端的功耗為257.9uff,時鐘輸入端的功耗為32.3uff,總的功耗約為290.2uW。而這些功率消耗對MIP產(chǎn)品功耗要求極高的應(yīng)用場合并不適用。
[0038]為了解決現(xiàn)有技術(shù)中的上述困擾，本發(fā)明提供了一種低功耗的電平移位電路。圖4示出依據(jù)本發(fā)明的一實施方式的電平移位電路的結(jié)構(gòu)示意圖。
[0039]參照圖4，在該實施方式中，本發(fā)明的電平移位電路包括電源VDD、電源VCC、時鐘輸入信號CK_IN、時鐘輸出信號CK_0UT以及開關(guān)管SI?S5。例如，，第一開關(guān)管SI至第五開關(guān)管S5均為金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, M0S)晶體管。
[0040]具體而言，第一開關(guān)管SI的源極電性耦接至一第一電壓VDD。第二開關(guān)管S2的源極電性耦接至第一電壓VDD。第三開關(guān)管S3的源極電性耦接至第一開關(guān)管SI的漏極，第三開關(guān)管S3的柵極用以接收一時鐘輸入信號CK_IN。
[0041]第四開關(guān)管S4的漏極電性耦接至第三開關(guān)管S3的漏極以及第二開關(guān)管S2的柵極。第四開關(guān)管S4的源極電性耦接至一接地電壓GND。第四開關(guān)管S4的柵極用以接收該時鐘輸入信號CK_IN。第五開關(guān)管S5的漏極電性耦接至第一開關(guān)管SI的柵極以及第二開關(guān)管S2的漏極以形成一公共節(jié)點，藉由該公共節(jié)點提供一時鐘輸出信號CK_0UT。第五開關(guān)管S5的柵極電性稱接至一第二電壓VCC,該第二電壓VCC小于第一電壓VDD。例如,第一電壓VDD為5V，第二電壓為3.3V。第五開關(guān)管S5的源極用以接收該時鐘輸入信號CK_IN。實驗數(shù)據(jù)表明，在同樣的測試條件下，該電平移位電路于電源端VDD的功耗為5.63uff,電源端VCC的功耗為1.98uff,時鐘輸入端的功耗為1.87uff,總的功耗從現(xiàn)有電路中的290.2uff驟降至9.48uff左右。
[0042]在一具體實施例中，第一開關(guān)管S1、第二開關(guān)管S2以及第三開關(guān)管S3為P型MOS晶體管，第四開關(guān)管S4和第五開關(guān)管S5為N型MOS晶體管。
[0043]在一具體實施例中，時鐘輸入信號CK_IN為矩形脈沖信號，用以控制第三開關(guān)管S3和第四開關(guān)管S4的開關(guān)狀態(tài)，且第三開關(guān)管S3與第四開關(guān)管S4的通斷狀態(tài)相反。當時鐘輸入信號CK_IN為高電位時,第一開關(guān)管S1、第三開關(guān)管S3和第五開關(guān)管S5處于關(guān)斷狀態(tài)，第二開關(guān)管S2和第四開關(guān)管S4處于開通狀態(tài)，如圖5A所示；當時鐘輸入信號CK_IN為低電位時，第一開關(guān)管S1、第三開關(guān)管S3和第五開關(guān)管S5處于開通狀態(tài)，第二開關(guān)管S2和第四開關(guān)管S4處于關(guān)斷狀態(tài)，如圖5B所示。
[0044]圖5A不出圖4的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖。
[0045]如圖5A所示，當時鐘輸入信號CK_IN的電壓為3.3V，電源VCC為3.3V時，時鐘輸出信號CK_0UT的電壓為5V。此時，開關(guān)管S1、S3和S5關(guān)斷，開關(guān)管S2和S4開通。因而，開關(guān)管S1、S3和S4并不會產(chǎn)生電源VDD到接地端GND的直流路徑(DC path)，且開關(guān)管S2和S5也不會產(chǎn)生電源VDD到接地端GND的直流路徑，進而可降低電路的功率消耗。
[0046]圖5B不出圖4的電平移位電路的時鐘輸入信號為高電壓電位時的電路工作原理示意圖。
[0047]如圖5B所示，當時鐘輸入信號CK_IN的電壓為0V，電源VCC為3.3V時，時鐘輸出信號CK_0UT的電壓為0V。此時，開關(guān)管S1、S3和S5開通，開關(guān)管S2和S4關(guān)斷。因而，開關(guān)管S1、S3和S4并不會產(chǎn)生電源VDD到接地端GND的直流路徑(DC path)，且開關(guān)管S2和S5也不會產(chǎn)生電源VDD到接地端GND的直流路徑，同樣可降低電路的功率消耗。
[0048]圖6示出依據(jù)本發(fā)明的另一實施方式的電平移位電路的結(jié)構(gòu)示意圖。
[0049]將圖6與圖4進行比較，其主要區(qū)別是在于，圖6的電平移位電路還包括一電阻R，該電阻R串接于第二開關(guān)管S2的漏極與第五開關(guān)管S5的漏極之間，透過增加電阻R來進一步降低電路的功率消耗。實驗數(shù)據(jù)表明，在同樣的測試條件下，該電平移位電路于電源端VDD的功耗為2.89uff,電源端VCC的功耗為0.58uff,時鐘輸入端的功耗為0.94uff,總的功耗從現(xiàn)有電路中的290.2uff驟降至4.4Iuff左右。也就是說，圖6的電平移位電路較圖4的電平移位電路的功率消耗更小。
[0050]采用本發(fā)明的低功耗的電平移位電路，其第一開關(guān)管和第二開關(guān)管各自的第一端電性耦接至一第一電壓，其第三開關(guān)管和第四開關(guān)管各自的控制端均用以接收一時鐘輸入信號，第五開關(guān)管的第一端電性耦接至第一開關(guān)管的控制端以及第二開關(guān)管的第二端以形成一公共節(jié)點從而提供一時鐘輸出信號。相比于現(xiàn)有技術(shù)，本發(fā)明將第一開關(guān)管、第二開關(guān)管和第三開關(guān)管設(shè)置為P型MOS管，且將第四開關(guān)管和第五開關(guān)管設(shè)置為N型MOS管，藉由時鐘輸入信號和第二電壓的電平配合，使得該電平移位電路在操作過程中并不會出現(xiàn)直流導(dǎo)通回路，因而可有效降低電路的功率損耗。
[0051]上文中，參照附圖描述了本發(fā)明的【具體實施方式】。但是，本領(lǐng)域中的普通技術(shù)人員能夠理解，在不偏離本發(fā)明的精神和范圍的情況下，還可以對本發(fā)明的【具體實施方式】作各種變更和替換。這些變更和替換都落在本發(fā)明權(quán)利要求書所限定的范圍內(nèi)。
【權(quán)利要求】
1.一種低功耗的電平移位電路，其特征在于，所述電平移位電路包括: 一第一開關(guān)管，具有一第一端、一第二端和一控制端，所述第一開關(guān)管的第一端電性率禹接至一第一電壓； 一第二開關(guān)管，具有一第一端、一第二端和一控制端，所述第二開關(guān)管的第一端電性率禹接至所述第一電壓； 一第三開關(guān)管,具有一第一端、一第二端和一控制端，所述第三開關(guān)管的第一端電性率禹接至所述第一開關(guān)管的第二端，所述第三開關(guān)管的控制端用以接收一時鐘輸入信號； 一第四開關(guān)管，具有一第一端、一第二端和一控制端，所述第四開關(guān)管的第一端電性耦接至所述第三開關(guān)管的第二端以及所述第二開關(guān)管的控制端，所述第四開關(guān)管的第二端電性耦接至一接地電壓，所述第四開關(guān)管的控制端用以接收該時鐘輸入信號；以及 一第五開關(guān)管，具有一第一端、一第二端和一控制端，所述第五開關(guān)管的第一端電性率禹接至所述第一開關(guān)管的控制端以及所述第二開關(guān)管的第二端形成一公共節(jié)點從而提供一時鐘輸出信號，所述第五開關(guān)管的控制端電性耦接至一第二電壓，所述第二電壓小于所述第一電壓，所述第五開關(guān)管的第二端用以接收該時鐘輸入信號。
2.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述電平移位電路還包括一電阻，串接于所述第二開關(guān)管的第二端與所述第五開關(guān)管的第一端之間。
3.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述第一開關(guān)管至所述第五開關(guān)管均為金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor, MOS)晶體管。
4.根據(jù)權(quán)利要求3所述的電平移位電路，其特征在于，所述第一開關(guān)管、所述第二開關(guān)管以及所述第三開關(guān)管為P型MOS晶體管，所述第四開關(guān)管和所述第五開關(guān)管為N型MOS晶體管。
5.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述時鐘輸入信號為矩形脈沖信號，用以控制所述第三開關(guān)管和所述第四開關(guān)管的開關(guān)狀態(tài)，其中所述第三開關(guān)管與所述第四開關(guān)管的通斷狀態(tài)相反。
6.根據(jù)權(quán)利要求5所述的電平移位電路，其特征在于，當所述時鐘輸入信號為高電位時，所述第一開關(guān)管、所述第三開關(guān)管和所述第五開關(guān)管處于關(guān)斷狀態(tài)，所述第二開關(guān)管和所述第四開關(guān)管處于開通狀態(tài)。
7.根據(jù)權(quán)利要求5所述的電平移位電路，其特征在于，當所述時鐘輸入信號為低電位時，所述第一開關(guān)管、所述第三開關(guān)管和所述第五開關(guān)管處于開通狀態(tài)，所述第二開關(guān)管和所述第四開關(guān)管處于關(guān)斷狀態(tài)。
8.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，所述第一電壓為5V，所述第二電壓為3.3V，所述時鐘輸入信號的電壓幅值為3.3V，所述時鐘輸出信號的電壓幅值為5V。
【文檔編號】H03K19/0185GK104348477SQ201410631274
【公開日】2015年2月11日 申請日期:2014年11月11日 優(yōu)先權(quán)日:2014年11月11日
【發(fā)明者】廖偉見, 莊銘宏 申請人:友達光電股份有限公司