一種三段式時間數(shù)字轉(zhuǎn)換電路的制作方法
【專利摘要】本發(fā)明公開了一種三段式時間數(shù)字轉(zhuǎn)換(TDC)電路，時間間隔的測量由高段、中段和低段三部分分段量化完成。高段位TDC采用線性反饋移位寄存器(LFSR)結(jié)構(gòu)，實現(xiàn)寬范圍的測量；中段位TDC采用環(huán)形振蕩器結(jié)構(gòu)，通過均勻相位分辨搜尋高頻時鐘上升沿的位置，觸發(fā)鎖存信號和中段位計數(shù)信號，并用同步計數(shù)器完成中段測量；低段位環(huán)振TDC完成量化誤差更精細(xì)的測量，采用與中段位相同的結(jié)構(gòu)，并采用先譯碼后傳輸?shù)姆绞?。全部?shù)據(jù)通過邏輯控制電路以二進(jìn)制形式依次串行輸出。相比傳統(tǒng)的三段式TDC，本發(fā)明的TDC可以實現(xiàn)延遲單元復(fù)用，從而獲得更優(yōu)的架構(gòu)設(shè)計及更小的版圖面積。在相同的檢測精度下，其產(chǎn)生的系統(tǒng)功耗明顯降低，因此可應(yīng)用于高速高精度的時間測量系統(tǒng)。
【專利說明】一種三段式時間數(shù)字轉(zhuǎn)換電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種三段式時間數(shù)字轉(zhuǎn)換電路，可用于高速高精度時間測量系統(tǒng)中。

【背景技術(shù)】
[0002] 時間數(shù)字轉(zhuǎn)換器（Time Digital Converter，TDC)是一種時間測量的常用電路，它 是將時間間隔直接轉(zhuǎn)化為高精度的數(shù)字值，并實現(xiàn)數(shù)字輸出。目前已被廣泛應(yīng)用于電子領(lǐng) 域，如用于全數(shù)字鎖相環(huán)ADPLL中，提高其測試器件和信號的時間特性。近幾年，最受關(guān)注 的TDC是使用高速CMOS數(shù)字電路的結(jié)構(gòu)，主要原因是被測試信號能實現(xiàn)較高的時間精度。 對TDC精確度進(jìn)行研究，將有利于TDC的應(yīng)用和質(zhì)量保證。
[0003] 隨著高精度時間量化技術(shù)的縱向化發(fā)展，在模擬IC領(lǐng)域中出現(xiàn)了一批以時間數(shù) 字轉(zhuǎn)換器為核心的高性能模擬器件，譬如高速低功耗模擬數(shù)字轉(zhuǎn)換器以及全數(shù)字鎖相環(huán) 等，克服了一系列因工藝尺寸限制而無法解決的模擬電路的設(shè)計難題，為模擬IC的設(shè)計開 辟了全新的設(shè)計途徑。因此，時間數(shù)字轉(zhuǎn)換器將成為聯(lián)系模擬連續(xù)時間信號量與數(shù)字離散 信號量的一個橋梁，成為數(shù)?；旌霞呻娐吩O(shè)計的一個全新領(lǐng)域。


【發(fā)明內(nèi)容】

[0004] 發(fā)明目的：針對上述現(xiàn)有技術(shù)，提出一種三段式時間數(shù)字轉(zhuǎn)換電路，相比傳統(tǒng)的三 段式TDC結(jié)構(gòu)，在實現(xiàn)寬范圍、高精度測量的同時，簡化了電路結(jié)構(gòu)、減小了系統(tǒng)的面積和 功耗。


【發(fā)明內(nèi)容】
[0005] ：一種三段式時間數(shù)字轉(zhuǎn)換電路，包括高段位線性反饋移位寄存器、初相 調(diào)整電路、延遲匹配電路、中段位時間數(shù)字轉(zhuǎn)換電路、相鄰信號提取單元、低段位時間數(shù)字 轉(zhuǎn)換電路、兩位二進(jìn)制同步計數(shù)器、譯碼單元、直接譯碼鎖存電路以及串行數(shù)據(jù)輸出電路； 其中：
[0006] 高頻時鐘CLK_H和時間量化的起始信號EN輸入初相調(diào)整電路，當(dāng)所述起始信號EN 為高電平時，所述初相調(diào)整電路在高頻時鐘CLK_H的下一個上升沿處產(chǎn)生ENO信號并發(fā)送 至高段位線性反饋移位寄存器；
[0007] 結(jié)束時刻stop信號輸入所述高段位線性反饋移位寄存器，所述高段位線性反饋 移位寄存器用于對所述ENO信號和高頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿 的時間間隔進(jìn)行量化，得到高段位量化值k · Tcdk，其中Tdk為高頻時鐘CLK_H的周期，k為 高段位線性反饋移位寄存器的計數(shù)值；所述高段位線性反饋移位寄存器將高段位量化值輸 入到串行數(shù)據(jù)輸出電路；
[0008] 所述延遲匹配電路用于根據(jù)所述Stop信號對所述高頻時鐘CLK_H進(jìn)行延遲處理， 使高頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿滯后Stop信號t DFF+AND時間，得到 延遲后的CLK_M信號，其中tDFF+AND為所述初相調(diào)整電路生成的所述ENO信號落后高頻時鐘 CLK_H信號的固有延時；
[0009] 將所述CLK_M信號分別輸入到中段位時間數(shù)字轉(zhuǎn)換電路和低段位時間數(shù)字轉(zhuǎn)換 電路；所述中段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第一壓控環(huán) 振單元，所述第一壓控環(huán)振單元根據(jù)外部壓控信號產(chǎn)生上升沿與所述Stop信號對齊且周 期為tM = tc;lk/4的周期信號，并輸入到相鄰信號提取單元；所述相鄰信號提取單元掃描所 述CLK_M信號上升沿在周期為t M= tdk/4的周期信號中所在的區(qū)間，從而產(chǎn)生鎖存信號 LOCK ；
[0010] 所述兩位二進(jìn)制同步計數(shù)器用于對所述stop信號與鎖存信號LOCK上升沿之間的 時間間隔進(jìn)行量化測量，得到中段位量化值T amnte = η · tM，其中η為兩位二進(jìn)制同步計數(shù) 器的計數(shù)值；所述二進(jìn)制同步計數(shù)器將中段位量化值輸入直接譯碼鎖存電路；
[0011] 所述低段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第二壓控 環(huán)振單元，外部壓控信號控制所述第二壓控環(huán)振單元的環(huán)振周期為所述CLK_i^f號上升 沿作為低段位量化門控信號，所述第二壓控環(huán)振單元構(gòu)成的八個相位節(jié)點狀態(tài)經(jīng)所述譯碼 單元進(jìn)行譯碼后，在當(dāng)鎖存信號LOCK上升沿到來時，所述直接譯碼鎖存電路用于鎖存此時 所述譯碼單元輸出的譯碼值m，得到低段位量化值（m/8) · \ ;
[0012] 所述直接譯碼鎖存電路包括D觸發(fā)器和二選一開關(guān)，用于將中段位量化值和低段 位量化值鎖存于D觸發(fā)器中，并直接譯碼成對應(yīng)的十進(jìn)制數(shù)值后，由二選一開關(guān)控制將數(shù) 據(jù)鎖存到串行數(shù)據(jù)輸出電路中；
[0013] 所述串行數(shù)據(jù)輸出電路用于對輸入的高段位量化值、中段位量化值以及低段位量 化值依次串行輸出，得到初相調(diào)整后的起始信號ENO和結(jié)束時刻Stop信號的時間間隔的全 局表達(dá)式為 T = k · Τε1?5-η · tM+(m/8) · k。
[0014] 進(jìn)一步的，所述中段位時間數(shù)字轉(zhuǎn)換電路的第一壓控環(huán)振單元和低段位時間數(shù)字 轉(zhuǎn)換電路的第二壓控環(huán)振單元復(fù)用由電流饑餓型壓控反相器的延遲單元構(gòu)成的延遲鏈。
[0015] 進(jìn)一步的，所述譯碼單元為采用格雷碼譯碼方式的異或門電路。
[0016] 有益效果：本發(fā)明的三段式時間數(shù)字轉(zhuǎn)換電路，分為高段、中段和低段三部分計 數(shù)，其中高段位TDC采用線性反饋移位寄存器（LFSR)，采用計數(shù)式量化實現(xiàn)寬范圍的時間 測量；中段TDC采用環(huán)振結(jié)構(gòu)，該環(huán)振電路由四級壓控延遲單元組成，以結(jié)束信號Stop作為 門控信號，產(chǎn)生的頻率給二進(jìn)制同步計數(shù)器提供計數(shù)時鐘信號；低段位TDC采用和中段位 相同的環(huán)振結(jié)構(gòu)，以經(jīng)延遲整形的高頻時鐘信號CLK_M作為門控信號，環(huán)振內(nèi)部相位結(jié)點 狀態(tài)經(jīng)譯碼后作為低段位數(shù)據(jù)輸出。
[0017] 中、低段位均采用環(huán)形TDC，其閉環(huán)延遲線均采用電流饑餓型壓控反相器的延遲單 元，均由外部設(shè)定的、具有固定電壓值的壓控信號控制，使兩個壓控環(huán)振單元輸出的頻率有 較高的穩(wěn)定性。同時，中段位時間數(shù)字轉(zhuǎn)換電路的第一壓控環(huán)振單元和低段位時間數(shù)字轉(zhuǎn) 換電路的第二壓控環(huán)振單元復(fù)用由電流饑餓型壓控反相器的延遲單元構(gòu)成的延遲鏈，兩個 TDC采用不同的門控信號控制，實現(xiàn)中、低段量化功能的同時，減小電路的面積和功耗。
[0018] 由于初相調(diào)整電路中ENO信號落后高頻時鐘CLK_H在Stop信號上升沿之后緊鄰 的上升沿t DFF+AND時間，該tDFF+AND時間是初相調(diào)整電路中的D觸發(fā)器和與門的固有延時之 和。中段位TDC前采用延遲匹配電路，該延遲匹配電路由D觸發(fā)器、與門和反相器構(gòu)成，根 據(jù)Stop信號對高頻時鐘CLK_H進(jìn)行延遲處理，使高頻時鐘CLK_H在Stop信號上升沿之后 緊鄰的上升沿滯后Stop信號t DFF+Am時間，得到延遲后的CLK_M信號，從而使得總體測量時 間間隔不變，實現(xiàn)了高段位與中段位的延遲匹配。
[0019] 連接低段位TDC的譯碼單元為采用格雷碼譯碼方式的異或門電路，采用格雷碼譯 碼方式，大大減少了邏輯混淆，降低了最低權(quán)重位的輸出頻率，使誤碼率大大降低。采用相 同的譯碼電路結(jié)構(gòu)對低段位TDC中壓控環(huán)振單元的八個相位節(jié)點狀態(tài)進(jìn)行譯碼，實現(xiàn)了延 遲匹配和結(jié)構(gòu)對稱。
[0020] 三段式時間數(shù)字轉(zhuǎn)換電路可以工作在計數(shù)和數(shù)據(jù)傳輸兩種模式，這兩種模式分別 用高頻計數(shù)時鐘和低頻傳輸時鐘控制，計數(shù)數(shù)據(jù)以二進(jìn)制數(shù)據(jù)形式依次串行輸出。
[0021] 相對于傳統(tǒng)的兩段式時間數(shù)字轉(zhuǎn)換器，本發(fā)明中的三段式時間數(shù)字轉(zhuǎn)換電路能夠 很好地兼顧測量精度與動態(tài)范圍的性能要求，實現(xiàn)更精準(zhǔn)的時間測量。段間相鄰信號提取 技術(shù)將相鄰段的時間間隔采用不同的測量方法進(jìn)行分段測量，從而在各段TDC中可以復(fù)用 延遲鏈，縮減面積，簡化電路結(jié)構(gòu)。

【專利附圖】

【附圖說明】
[0022] 圖1為三段式時間數(shù)字轉(zhuǎn)換電路的結(jié)構(gòu)示意圖；
[0023] 圖2為三段式時間數(shù)字轉(zhuǎn)換電路的中低段TDC時間測量原理時序圖；
[0024] 圖3為三段式時間數(shù)字轉(zhuǎn)換電路的中低段TDC電路結(jié)構(gòu)圖；
[0025] 圖4為三段式時間數(shù)字轉(zhuǎn)換電路的高段位計數(shù)/傳輸雙模式的LFSR結(jié)構(gòu)；
[0026] 圖5為三段式時間數(shù)字轉(zhuǎn)換電路的中低段TDC5位數(shù)據(jù)鎖存及傳輸結(jié)構(gòu)圖；
[0027] 圖6為三段式時間數(shù)字轉(zhuǎn)換電路的中低段TDC的壓控延遲單元結(jié)構(gòu)圖；
[0028] 圖7為三段式時間數(shù)字轉(zhuǎn)換電路的時序圖。

【具體實施方式】
[0029] 結(jié)合附圖對本發(fā)明作更進(jìn)一步的說明。
[0030] 如圖1所示，一種三段式時間數(shù)字轉(zhuǎn)換電路，包括高段位線性反饋移位寄存器、 初相調(diào)整電路、延遲匹配電路、中段位時間數(shù)字轉(zhuǎn)換電路、相鄰信號提取單元、低段位時間 數(shù)字轉(zhuǎn)換電路、兩位二進(jìn)制同步計數(shù)器、譯碼單元、直接譯碼鎖存電路以及串行數(shù)據(jù)輸出電 路。
[0031] 其中，高頻時鐘CLK_H和時間量化的起始信號EN輸入初相調(diào)整電路，當(dāng)起始信號 EN為高電平時，初相調(diào)整電路在高頻時鐘CLK_H的下一個上升沿處產(chǎn)生ENO信號并發(fā)送至 高段位線性反饋移位寄存器。
[0032] 結(jié)束時刻Stop信號輸入高段位線性反饋移位寄存器，高段位線性反饋移位寄存 器對ENO信號和高頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿的時間間隔進(jìn)行量 化，得到高段位量化值k ^Tdk，其中Tcdk為高頻時鐘CLK_H的周期，k為高段位線性反饋移位 寄存器的計數(shù)值。高段位線性反饋移位寄存器將高段位量化值輸入到串行數(shù)據(jù)輸出電路。
[0033] 由于ENO信號落后高頻時鐘CLK_H信號固定延遲tDFF+AND，導(dǎo)致ENO信號和Stop信 號的時間間隔相對減小。延遲匹配電路根據(jù)Stop信號對高頻時鐘CLK_H進(jìn)行延遲處理，使 高頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿滯后Stop信號t DFF+AND時間，得到延 遲后的CLK_M信號，其中tDFF+AND為初相調(diào)整電路生成的所述ENO信號落后CLK_H信號的固 有延時。如圖2所示為三段式TDC的中低段TDC時間測量原理時序圖，CLK_M是經(jīng)過延遲匹 配的、位于結(jié)束時刻Stop信號上升沿之后的高頻時鐘信號。在沒有任何延遲情況下，CLK_ M應(yīng)與Stop信號的上升沿對齊，由于存在延遲tDFF+Am，CLK_iHf號上升沿到來的時間往后順 延，CLK_M應(yīng)與Stop信號之間的最大延遲不超過一個高頻時鐘周期Tcdk。加入延遲匹配電 路使CLK_M信號同樣落后Stop信號t DFF+AND的固定延遲，從而實現(xiàn)延遲匹配，使總體測量時 間間隔保持不變。
[0034] 將CLK_M信號分別輸入到中段位時間數(shù)字轉(zhuǎn)換電路和低段位時間數(shù)字轉(zhuǎn)換電路， 中段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第一壓控環(huán)振單元。第一 壓控環(huán)振單元根據(jù)外部壓控信號產(chǎn)生上升沿與Stop信號對齊且周期為t M = tdk/4的周期 信號SO?S3,并輸入到相鄰信號提取單元。相鄰信號提取單元掃描CLK_M信號上升沿在周 期為t M = tdk/4的周期信號中所在的區(qū)間，從而產(chǎn)生鎖存信號LOCK。由于掃描信號周期為 tM = telk/4,而Stop信號和CLK_M信號上升沿的時間間隔小于Telk，則CLK_M信號上升沿一 定處于SO?S3信號區(qū)間范圍內(nèi)。若CLK_M信號上升沿處于SO?S3信號區(qū)間范圍內(nèi)兩個 相鄰信號上升沿之間，則由后一個信號的上升沿觸發(fā)鎖存信號LOCK。Stop信號上升沿到鎖 存信號LOCK上升沿的時間間隔即為中段位TDC量化值T c_te，且Tc_tOT必然不超過4tM，因 此中段位產(chǎn)生的計數(shù)信號Count的值必然不大于4,則可以用兩位二進(jìn)制同步計數(shù)器完成 計數(shù)。通過該同步計數(shù)器對Stop信號與鎖存信號LOCK上升沿之間的時間間隔進(jìn)行量化測 量，得到中段位量化值T ajunte = n *tM，其中η為兩位二進(jìn)制同步計數(shù)器的計數(shù)值。然后，二 進(jìn)制同步計數(shù)器將中段位量化值輸入直接譯碼鎖存電路。
[0035] CLK_M上升沿到LOCK上升沿的時間間隔即為低段位環(huán)振TDC測量時間余量tK。 低段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第二壓控環(huán)振單元，外部 壓控信號控制第二壓控環(huán)振單元的環(huán)振周期為CLK_M信號上升沿作為低段位量化觸發(fā) 信號，第二壓控環(huán)振單元構(gòu)成的八個相位節(jié)點狀態(tài)經(jīng)譯碼單元進(jìn)行譯碼后，在當(dāng)鎖存信號 LOCK上升沿到來時，直接譯碼鎖存電路鎖存此時譯碼單元輸出的十進(jìn)制譯碼值m，得到低 段位量化值tK= (m/8) ·\。則中低段時間測量的表達(dá)式為：
[0036] Tm = Tcounter-tE = η · tM-tE = η · tM- (m/8) · tL (I)
[0037] 直接譯碼鎖存電路包括D觸發(fā)器和二選一開關(guān)，用于將中段位量化值和低段位量 化值鎖存于D觸發(fā)器中，并直接譯碼成對應(yīng)的十進(jìn)制數(shù)值后，由二選一開關(guān)控制將數(shù)據(jù)鎖 存到串行數(shù)據(jù)輸出電路中。
[0038] 串行數(shù)據(jù)輸出電路用于對輸入的高段位量化值、中段位量化值以及低段位量化值 依次串行輸出，得到初相調(diào)整后的起始信號ENO和結(jié)束時刻Stop信號的時間間隔的全局表 達(dá)式為：
[0039] T = k · TclkTM = k · Tclkn · tM+ (m/8 · ) tL (2)
[0040] 在上述三段式時間數(shù)字轉(zhuǎn)換電路中，中段位時間數(shù)字轉(zhuǎn)換電路的第一壓控環(huán)振單 和低段位時間數(shù)字轉(zhuǎn)換電路的第二壓控環(huán)振單復(fù)用由電流饑餓型壓控反相器的延遲單元 構(gòu)成的延遲鏈。
[0041] 如圖3所示為中低段TDC電路結(jié)構(gòu)圖，左邊的由D觸發(fā)器、與門和反相器構(gòu)成的邏 輯電路是延遲匹配電路。以Stop為門控信號的中段位環(huán)振電路產(chǎn)生周期為t M = tdk/4的周 期信號，即圖2中的50、51、52、53信號，用于掃描〇^_11信號上升沿所在的區(qū)間。若〇^_皿 上升沿處于兩個相鄰信號上升沿之間，則由后一個信號的上升沿觸發(fā)D觸發(fā)器產(chǎn)生鎖存信 號LOCK，同時記錄下Stop信號與LOCK信號之間的環(huán)振周期信號的個數(shù)，觸發(fā)Count計數(shù)信 號。以CLK_M為門控信號的低段位環(huán)振電路產(chǎn)生的八個相位節(jié)點狀態(tài)信息經(jīng)過LOCK信號 采樣，經(jīng)過由異或門構(gòu)成的譯碼電路產(chǎn)生低段位三位數(shù)據(jù)Q0、Q1、Q2。該環(huán)振電路中的二選 一開關(guān)和反相器的延遲與三個延遲單元的延時匹配，避免了因路徑存在延時失配導(dǎo)致的邊 沿誤碼問題。譯碼電路采用格雷碼譯碼方式，將這八個相位節(jié)點狀態(tài)譯碼成三位數(shù)據(jù)輸出， 使得低段位TDC最低權(quán)重位數(shù)據(jù)的頻率有較大下降，避免了普通二進(jìn)制譯碼電路因最低位 頻率過高導(dǎo)致的D觸發(fā)器誤碼。低段位環(huán)振TDC相位狀態(tài)的格雷碼譯碼表如表1所示，Q0、 Q1、Q2的譯碼輸出位的表達(dá)式分別為：
[0042]表 1

【權(quán)利要求】
1. 一種三段式時間數(shù)字轉(zhuǎn)換電路，其特征在于：包括高段位線性反饋移位寄存器、初 相調(diào)整電路、延遲匹配電路、中段位時間數(shù)字轉(zhuǎn)換電路、相鄰信號提取單元、低段位時間數(shù) 字轉(zhuǎn)換電路、兩位二進(jìn)制同步計數(shù)器、譯碼單元、直接譯碼鎖存電路以及串行數(shù)據(jù)輸出電 路；其中： 高頻時鐘CLK_H和時間量化的起始信號EN輸入初相調(diào)整電路，當(dāng)所述起始信號EN為 高電平時，所述初相調(diào)整電路在高頻時鐘CLK_H的下一個上升沿處產(chǎn)生ENO信號并發(fā)送至 高段位線性反饋移位寄存器； 結(jié)束時刻Stop信號輸入所述高段位線性反饋移位寄存器，所述高段位線性反饋移位 寄存器用于對所述EN0信號和高頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿的時 間間隔進(jìn)行量化，得到高段位量化值k ? T&，其中Tdk為高頻時鐘CLK_H的周期，k為高段 位線性反饋移位寄存器的計數(shù)值；所述高段位線性反饋移位寄存器將高段位量化值輸入到 串行數(shù)據(jù)輸出電路； 所述延遲匹配電路用于根據(jù)所述Stop信號對所述高頻時鐘CLK_H進(jìn)行延遲處理，使高 頻時鐘CLK_H在Stop信號上升沿之后緊鄰的上升沿滯后Stop信號tDFF+AND時間，得到延遲 后的CLK_M信號，其中tDFF+AND為所述初相調(diào)整電路生成的所述EN0信號落后高頻時鐘CLK_ H信號的固有延時； 將所述〇^_11信號分別輸入到中段位時間數(shù)字轉(zhuǎn)換電路和低段位時間數(shù)字轉(zhuǎn)換電路； 所述中段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第一壓控環(huán)振單元， 所述第一壓控環(huán)振單元根據(jù)外部壓控信號產(chǎn)生上升沿與所述Stop信號對齊且周期為tM = tdk/4的周期信號，并輸入到相鄰信號提取單元；所述相鄰信號提取單元掃描所述CLK_i^f 號上升沿在周期為tM = tdk/4的周期信號中所在的區(qū)間，從而產(chǎn)生鎖存信號LOCK ; 所述兩位二進(jìn)制同步計數(shù)器用于對所述Stop信號與鎖存信號LOCK上升沿之間的時間 間隔進(jìn)行量化測量，得到中段位量化值Te_te = n ? tM，其中n為兩位二進(jìn)制同步計數(shù)器的 計數(shù)值；所述二進(jìn)制同步計數(shù)器將中段位量化值輸入直接譯碼鎖存電路； 所述低段位時間數(shù)字轉(zhuǎn)換電路為環(huán)形TDC，包括由四級延遲單元構(gòu)成的第二壓控環(huán)振 單元，外部壓控信號控制所述第二壓控環(huán)振單元的環(huán)振周期為所述CLK_M信號上升沿作 為低段位量化門控信號，所述第二壓控環(huán)振單元構(gòu)成的八個相位節(jié)點狀態(tài)經(jīng)所述譯碼單元 進(jìn)行譯碼后，在當(dāng)鎖存信號LOCK上升沿到來時，所述直接譯碼鎖存電路用于鎖存此時所述 譯碼單元輸出的譯碼值m，得到低段位量化值（m/8) ? tL; 所述直接譯碼鎖存電路包括D觸發(fā)器和二選一開關(guān)，用于將中段位量化值和低段位量 化值鎖存于D觸發(fā)器中，并直接譯碼成對應(yīng)的十進(jìn)制數(shù)值后，由二選一開關(guān)控制將數(shù)據(jù)鎖 存到串行數(shù)據(jù)輸出電路中； 所述串行數(shù)據(jù)輸出電路用于對輸入的高段位量化值、中段位量化值以及低段位量化值 依次串行輸出，得到初相調(diào)整后的起始信號EN0和結(jié)束時刻Stop信號的時間間隔的全局表 達(dá)式為 T = k ? Tclk-n ? tM+(m/8) ? tL。
2. 根據(jù)權(quán)利要求1所述的一種三段式時間數(shù)字轉(zhuǎn)換電路，其特征在于：所述中段位時 間數(shù)字轉(zhuǎn)換電路的第一壓控環(huán)振單元和低段位時間數(shù)字轉(zhuǎn)換電路的第二壓控環(huán)振單元復(fù) 用由電流饑餓型壓控反相器的延遲單元構(gòu)成的延遲鏈。
3. 根據(jù)權(quán)利要求1所述的一種三段式時間數(shù)字轉(zhuǎn)換電路，其特征在于：所述譯碼單元 為采用格雷碼譯碼方式的異或門電路。
【文檔編號】H03K19/00GK104333365SQ201410536431
【公開日】2015年2月4日 申請日期:2014年10月11日 優(yōu)先權(quán)日:2014年10月11日
【發(fā)明者】吳金, 張文龍, 姚群, 唐豪杰, 袁德軍, 鄭麗霞, 孫偉鋒 申請人:東南大學(xué)